新华三明天10:10-10:30面试，华为10:30开始，怎么办，要舍弃新华三吗

使用锁存器结构，结合上下边沿计数器，判断时钟输出电平变化： `timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output reg clk_out7 ); reg [2:0] cnt_r,cnt_d; always@(posedge clk_in,negedge rst)begin if(!rst)begin cnt_r <= 0; end else begin cnt_r <= cnt_r==6 ? 0 : cnt_r + 1; end end always@(negedge cl...

状态机，行数虽多，但是简洁明了。 `timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1 , //饮料1(1.5元) output reg out2 , //饮料2(2.5元) output reg out3 //找零(0.5元) ); reg [3:0] state, next_state; wire [2:0] d = {sel,d2,d1}; //饮料种类与投币 // 组合逻辑中...

这题有两种方案，1、无锁存器，需要使用下降沿触发。2、有锁存器，正常上升沿触发。1、无锁存器： //方案一：无锁存器方案 `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , //0.5 input wire d2 , //1 input wire d3 , //2 output reg out1, output reg [1:0]out2 ); reg [2:0] state, next_state; wire [2:0] d = {d3,d2,d1}; //0.5的倍数bit...

这里使用状态机实现，先确定输出逻辑使用时序逻辑还是组合逻辑实现，然后分析输出的控制逻辑(由输入与状态决定)。 `timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , //组合逻辑实现，立即输出变化，无气泡 output reg valid_b , //时序逻辑 output reg [9:0] data_out //时序逻辑 ); reg [2:0] state,next_stat...

参考题解可知题目未给出的信息，其中的cnt只用于产生方波，注意三角波的flag转换时刻，编写代码如下(附上仿真)： // 方波的周期是20，锯齿波的周期是21，三角波的周期是40，且wave的最大值是20 `timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0] cnt; reg flag; always@(posedge clk,negedge rst_n)begin if(!rst_n)begin...

看到许多人都不是用的状态机，我来写一个简洁的状态机吧(附上仿真)： `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [2:0] state,next_state; always@(*)begin case(state) 0: next_state = (data_valid)?(!data?1:0):0; 1: next_state = (data_valid)?( data?2:1):1; 2: ne...

此题只需要使用2个4bit的位作为状态标识即可，实际上只需12个状态，话不多说，直接上代码与仿真。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [3:0] state,next_state; always@(*)begin case(state) 0: next_state = !data ? 1 : 7 ; 1: next_state = data ? 2 : 8 ; 2: next_st...

首先合并冗余项L=A∙B+A∙~C+B∙C=AC '+BC；可以使用C来选择D0和D1；仅使用低2位选择输入； `timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3); endmodule module sel_exp( input A , input B ...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[3] | ~I[5]&~I[4]&I[2]); assign Y[0] = EI & (I[7] | ~I[...

将输出打包起来比较简洁： `timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); reg [4:0] T; //T={Y,GS,EO} always@(*)begin if(!EI)begin T = 5'b0; end else begin casex(I) 8'b0000_0000: T = 5'b0_0001; 8'b1xxx_xxxx: T = 5'b1_1110; 8'b01xx_xxxx: T =...