`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0] count; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin count <= 5'd0; end else begin if(wave_choise == 2'b00) begin if(count == 5'd19) begin count <= 5'd0...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] seq; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin seq <= 4'b0; end else begin if(data_valid) begin seq <= {seq[2:0], data}; end end end always@(posedge...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] seq; localparam SEQ_DATA = 8'b0111_0001; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin seq <= 1'b0; end else begin seq <= {seq[6:0],a}; end end always@(posedge clk or negedg...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a1; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin a1 <= 0; rise <= 0; down <= 0; end else begin a1 <= a; if(a & (~a1)) begin rise <= 1'b1; end else begin ...