`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire check_chicken; assign check_chicken = ^bus; assign check = sel?check_chicken:~check_chicken; //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output q ); //*************code***********// wire mid; t_gite u1( .data(data), .rst(rst), .clk(clk), .q(mid) ); t_gite u2( .data(mid), .rst(rst), .clk(clk), .q(q) ); //*************code***********// endmodule module t_gite(data,rst,clk,q);...

`timescale 1ns/1ns module mux4_1( input wire [1:0]d1,d2,d3,d0, input wire [1:0]sel, output wire [1:0]mux_out ); //*************code***********// reg [1:0] mux_out_r; always@(*) begin case (sel) 2'b00: mux_out_r = d3; 2'b01: mux_out_r = d2; 2'b10: mux_out_r = d1; 2'b11: mux_out_r = d0; endcase end as...

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, output reg [3:0] out ); always@(*) begin case (sel) 3'd 0: out <= a; 3'd 1: out <= b; 3'd 2: out <= c; 3'd 3: out <= d; 3'd 4: out <= e; default out <= 4'h0; endcase end endmodule

`timescale 1ns/1ns module top_module( input a, b, c, d, e, output [24:0] out ); wire [24:0] aaaaa; wire [24:0] abcde; assign aaaaa = {{5{a}},{5{b}},{5{c}},{5{d}},{5{e}}}; assign abcde = {5{a,b,c,d,e}}; assign out = aaaaa ~^ abcde; endmodule

`timescale 1ns/1ns module top_module( input [7:0] a, b, c, d, output [7:0] max);// assign max = (a>b)? ((a>c)?((a>d)?a:d):((c>d)?c:d)) : ((b>c)?((b>d)?b:d):((c>d)?c:d)); endmodule