`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg integer cnt; reg [5:0]comp; always @(posedge clk or negedge rst_n)begin if(~rst_n)begin cnt<=0; match<=0; not_match<=0; end else if(cnt==5)begin cnt<=0; end else c...