`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] cnt ; wire add_cnt ; wire end_cnt ; reg [5:0] temp_b ; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin ready_a <= 1'...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output match ); parameter S0 = 4'd0, S1 = 4'd1, S2 = 4'd2, S3 = 4'd3, S4 = 4'd4; reg [3:0] curr_state,next_state; //状态跳转 always@(posedge clk or negedge rst_n)begin if(rst_n == 0) curr_state <= S0; els...

一直没搞清楚状态到底是怎么转移的  「求助大佬帮看看这道算法题吧！」请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。 模块的接口信号图如下：   ... https://www.nowcoder.com/practice/d65c2204fae944d2a6d9a3b32aa37b39

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); wire data_tmp1; reg data_tmp2; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin data_out <= 1'b0; end else begin data_out <= data_tmp1; end end always @(posedge clk or negedge rst_n)begin if...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); parameter ST0 = 2'b00; parameter ST1 = 2'b01; parameter ST2 = 2'b10; parameter ST3 = 2'b11; reg [1:0] state_c; reg [1:0] state_n; reg r_y; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin state_c &lt...