`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); //wire [7:0] data; parameter size = 3'd7; genvar i; generate for(i = 0;i < size + 1; i = i + 1) //i++是格式错误 begin:bit_reverse assign data_out[i] = data_in [size - i]; end endgenerate //assign data_out = data; e...

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n) begin if(!rst_n) c <= 0; else if (a > b) c <= a - b; else c <= b - a; end endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) begin if(!rst_n) c <= 0; else begin case(select) 2'd0: c <= a; 2'd1: c <= b; 2'd2: c <= a + b; 2'd3:...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [4:0] out; reg validout; reg [15:0] data_clock; always@(posedge clk or negedge rst) begin if(!rst) begin out <= 0; validout <= 0; da...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [7:0] din;//din是7位 //first always@(posedge clk or negedge rst)begin if(!rst) cnt <= 1'b0; /* else if ( cnt == 2'd3) cnt &lt...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); wire even; wire odd; //*************code***********// assign odd = ^ bus; assign even = ~ odd; assign check = sel ? odd : even; //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output q ); //*************code***********// wire q1; TFF TFF_inst1( .data (data), .clk (clk), .rst (rst), .q (q1) ); TFF TFF_inst2( .data (q1), .clk (clk), .rst (rst), .q (q) ); //*************code***********// endmodule //T触发器设计 module T...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); reg [1:0] mux_out_r; //*************code***********// always@(*) begin case(sel) 2'b00: mux_out_r = d3; 2'b01: mux_out_r = d2; 2'b10: mux_out_r = d1; 2'b11: mux_out_r = d0; default: mux_out_r = d3; endcas...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg q0, q1; always@(posedge clk or negedge rst_n) begin if(~rst_n) begin q1 <= 0; end else begin q1 <= A ^ q0 ^ q1; end end always@(posedge clk or negedge rst_n) begin if(~rst_n) begin q0 <= 0; end el...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg y_r; reg [1:0] s, ns; parameter P_S0 = 2'b00 , P_S1 = 2'b01 , P_S2 = 2'b11, P_S3 = 2'b10; //first always state change always@(posedge clk or negedge rst_n) begin if(!rst_n) s <= P_S0; else s <= ns; e...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_tem; always@(posedge clk or negedge rst_n) begin if(!rst_n) a_tem <= 1'b0;//这里不对a进行初始化因为如果在if对a赋值而在else不对a赋值会出现latch //谁家好人会对输入信号初始化？无语了！！！ else a_tem <= a; end always@(posedge clk...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom_data [7:0]; reg [3:0] data; always@(posedge clk or negedge rst_n) if(!rst_n) begin rom_data[0] <= 4'd0; rom_data[1] <= 4'd2; rom_data[2] <= 4'd4; rom_data[3] <= 4'd6; rom_data[4] &lt...