许愿华为明天给我发offer，真的等的太焦虑了。

许愿华为给个offer。

`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); localparam MULT1 = 4'd12; localparam MULT2 = 4'd5; reg [8:0] c_tmp; wire [7:0] mult_tmp1; wire [7:0] mult_tmp2; always @ (posedge clk or negedge rst_n) begin if (~rs...

`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); reg toggle,q1,A,B; always @ (posedge clka or negedge rst_n) begin if (~rst_n) toggle <= 1'b0; else if (sig_a) toggle <= ~toggle; end alw...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); localparam IDLE = 3'b000, S0 = 3'b001, S1 = 3'b010, S2 = 3'b011, S3 = 3'b100; reg [2:0] state,next_state; always @ (posedge clk or negedge rst_n) begin if (~rs...

`timescale 1ns/1ns module sale( input clk , input rst_n , input sel ,//sel=0,5$dranks,sel=1,10&=$drinks input [1:0] din ,//din=1,input 5$,din=2,input 10$ output reg [1:0] drinks_out,//drinks_out=1,output 5$ drinks,d...

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg rst_reg; reg [1:0] count; reg [3:0] d_reg; reg [1:0] valid_in_reg; always @(posedge clk) rst_reg <= rst; always @(...