`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// integer i=1; reg [7:0]d1; always @(posedge clk or negedge rst) begin if(rst==0) begin out<=0;input_grant<=0;end else begin if(i==1) begi...