曦光_l level
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西北工业大学
2025
FPGA工程师
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VL36
状态机-重叠序列检测
2024-06-04
答案正确
< 1ms
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Verilog
VL35
状态机-非重叠的序列检测
2024-05-24
答案正确
< 1ms
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Verilog
VL34
整数倍数据位宽转换8to16
2024-05-24
答案正确
< 1ms
0K
Verilog
VL33
非整数倍数据位宽转换8to12
2024-05-24
答案正确
< 1ms
0K
Verilog
VL32
非整数倍数据位宽转换24to128
2024-05-24
答案正确
< 1ms
0K
Verilog
VL31
数据累加输出
2024-05-24
答案正确
< 1ms
0K
Verilog
VL30
数据串转并电路
2024-05-24
答案正确
< 1ms
0K
Verilog
VL29
信号发生器
2024-05-21
答案正确
< 1ms
0K
Verilog
VL28
输入序列不连续的序列检测
2024-05-21
答案正确
< 1ms
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Verilog
VL27
不重叠序列检测
2024-05-21
答案正确
< 1ms
0K
Verilog
VL27
不重叠序列检测
2024-05-21
答案正确
< 1ms
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Verilog
VL27
不重叠序列检测
2024-05-21
答案正确
< 1ms
0K
Verilog
VL26
含有无关项的序列检测
2024-05-21
答案正确
< 1ms
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Verilog
VL26
含有无关项的序列检测
2024-05-21
答案正确
< 1ms
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Verilog
VL25
输入序列连续的序列检测
2024-05-21
答案正确
< 1ms
0K
Verilog
234314
数据选择器实现逻辑电路
2024-05-20
答案正确
< 1ms
0K
Verilog
234312
使用3-8译码器①实现逻辑函数
2024-05-20
答案正确
< 1ms
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Verilog
234311
实现3-8译码器①
2024-05-20
答案正确
< 1ms
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Verilog
234350
ROM的简单实现
2024-05-17
答案正确
< 1ms
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Verilog
234351
边沿检测
2024-05-17
答案正确
< 1ms
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Verilog

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