流程：0921线下宣讲会投递 0927技术面直接开面（去参加宣讲会，没什么人），跟研发类的主管针对简历、期望薪资、地点、兴趣爱好等问题进行了交流；跟人事聊了一下期望薪资、福利待遇、薪资结构、五险一金、房补餐补、后续流程等等；回去等通知！0927更新：技术面

#成都国星岗位：FPGA进度：0911宣讲会投递 0911宣讲会结束现场笔试 0911 晚上收到面试通知 0912技术面 0913预OC 0923发Offer0911笔试：考了自相关互相关卷积、插值、抽样定理、信号与系统、FPGA基础缓存资源、FPGA数据类型（有memory类型？）F、流水线特点、提高数据吞吐率方法、CLB的结构、FPGA复位有哪两种，还有忘了（ps：考完hr把我草稿纸收了，giao）；0912面试：50分钟电话面试电话面试好处在于不那么紧张，但是跟面试官讲项目的时候效果感觉不是很好，自己准备了PPT的，自己直接拿PPT开讲，主要是项目介绍、资源占用、如何实现、JESD204...

岗位：数字IC设计进展：0801投递 0803笔试 0905一面 0911约面试 0918二面（一面）技术面：全程33分钟，流程如下：（1）自我介绍（2）项目介绍，对项目进行提问。问：从0计数到300（299）然后清零，综合之后的电路图是什么样子的？问时序约束有哪些命令？（3）反问：工作内容，培养模式；总结：感觉像KPI，不是很感兴趣。0912更新：0911发了一次面试邀约，但邮件写的是我已通过笔试，现邀请你进行一次面试？？？？？我不已经一面了吗？这是二面？？

岗位：某开发岗进展：0827投递 0829淘汰并内部转岗 0903重大宣讲会并线下面试 0904收到测评（已测评）0907offer审批中请耐心等待（一面）技术面：全程20分钟，流程如下：（1）自我介绍（2）项目介绍并进行提问，包括项目中你认为最大的难点是什么、如何解决，主要介绍项目，对项目进行追问，拷打是否是自己做的，主要围绕项目。一位针对项目进行提问拷打，一位针对学历、期望地点进行提问（三位面试官）；总结：线下面试流程推进很快，一面过后等几分钟会告诉你是否通过并进行综合面，本人第一个面试，很高兴通过一面（但岗位有点不太匹配）。（二面）综合面：全程30分钟，流程如下：（1）自我介绍（2）唠嗑...

岗位：成都FPGA进展：0801投 0816面试 0820发笔试 0823完成笔试 0826约二面 0829二面面试流程：面试全程20分钟左右（1）自我介绍（2）项目介绍：依次介绍了三个项目，问题很基础，没有八股问题（3）反问：工作时间、工作内容、加班情况总结：面试体验一般，拷打深度较浅，收获不多。笔试为牛客平台，十套卷子选一套，笔试难度较为基础。0826约二面：电话通知本周四（0829）二面，需要准备PPT。0829二面：面试流程：面试全程30分钟左右（1）自我介绍（2）讲PPT：依次介绍三个项目，主要问项目中的问题，如何分工、项目的难点是什么；是否接受先在北京工作一年？没有八股问题。问了...

岗位：成都子公司FPGA岗 进展：51job08.09投递 0812标记合适 0816约面 0821面试 0823一面挂全程大概25分钟面试流程：（1）自我介绍（2）项目介绍，途中对项目进行提问，提问难度不大，讲清楚项目背景、承担任务、项目结构就行；另外，一个八股也没问。（3）反问环节：工作内容、工作时间、加班情况（加班算调休，每年会清零），培养模式，试用期6个月+考核。总结：整体面试难度不大，放轻松应对就行。0823更新：一面挂！！！呜呜呜呜呜呜呜呜呜呜呜公司做雷达方面的好像，感觉面试回答得还好吧，项目不匹配？不知道原因是啥。0823更新：原因：基础知识不牢固？？？？？？？？？？？？？？？？

岗位：深圳FPGA进展：7.06投 8.20约面 8.23面试 0824测评  0829约二面 0901二面 0905二面挂全程25分钟左右，流程如下：（1）自我介绍（2）挑一个最熟悉的项目进行介绍，介绍过程中拷打项目细节本人简历写了三个项目，就拷打了第一个项目，包括数据流向、数据带宽、RAM深度和位宽、资源占用情况，项目中遇到了哪些问题、项目还有哪些可以优化的点，有没有做过时序方面的工作，板子自己画的还是开发板。之前看面经听说会穿插八股，但我这一个也没问。（3）反问：工作内容、工作时间（8.30~9.0，6.0~6.30）、加班情况（按项目需求）；总体评价：项目细节拷打很细，基本都答出来。不...

频率计数器`timescale 1ns/1ps/*若参考时钟为100MHz检测频率范围1Hz~1MHz,由于参考时钟远快于被测时钟现将被测时钟打三拍检测上升沿然后再参考时钟域下计数上升沿计数清零并保存计数器最大值然后用参考时钟除以（计数最大值+1）得到被测时钟频率若参考时钟频率为100MHz检测频率范围1MHz到200MHZ或者1MZ~100MHz、1MHz~500MHz先用被测时钟进行计数到199、99、499，,目的是为了降低被测时钟频率，方便100MHz去采样0~99:1；100~199:0，其他亦然将该信号打3拍进入参考时钟域在高电平期间计数在下降沿锁存计数最大值然后计算频率用参考时钟...

module change_glitch_free(input      clk1 ,input      clk0 ,input       sel          ,input       rstn  ,output     outclk     );//倍数关系reg          out1;reg          out0;always@(negedge clk1 or negedge rstn)begin       if(!rstn)begin              out1 <= 0;       end       else begin            ...

//async_fifo module asyn_fifo#( parameter WIDTH = 8, parameter DEPTH = 16 )( input wclk , input rclk , input wrstn , input rrstn , input winc , input rinc , input [WIDTH-1:0] wdata , output wire wfull , output wire rempty , output wire [WIDTH-1...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rcl...

//49 脉冲同步电路 `timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_in_req; reg data_in_req_f2s_r1; reg data_in_req_f2s_r2; reg data_in_req_s2f_r1; reg data_in_req_s2f_r2; reg data_out_d; /...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// /* reg [2:0] cnt; always@(posedge clk_in or negedge rst)begin if(!rst)begin cnt <= 0; end else if(cnt == 3'd6)begin cnt <...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [2:0] cnt_state; reg [3:0] seq_r; always@(posedge clk or negedge rst)begin if(!rst)begin cnt_state <= 0; flag <= 0; seq_r <= ...