`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [2:0] cnt_state; reg [3:0] seq_r; always@(posedge clk or negedge rst)begin if(!rst)begin cnt_state <= 0; flag <= 0; seq_r <= ...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg flag; reg [7:0] data_in_r; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin ...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1:0] cnt_2; reg [7:0] data_in_r; always@(posedge clk or negedge rst_n)begin if(!r...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); /* reg [3:0] cnt_10; reg [23:0] men[15:0]; integer i; always@(posedge clk or negedge rst_n)begin if(!rst_n...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] cnt_10; reg [23:0] men[15:0]; integer i; always@(posedge clk or negedge rst_n)begin if(!rst...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] count; reg [5:0] data_r; always@(posedge clk or negedge rst_n)begin if(!rst_n)begi...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match );//观察时序图，先输入的在高位或低位都行 //观察时序图，先输入的在高位或低位都行 /* reg [3:0] men; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin men <= 0; end else if(data_valid)be...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [2:0] cnt; reg [5:0] men; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; men <= 0; end else if(cnt == 5)begin ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] men; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin men <= 0; end else begin men <= {men[6:0],a}; end end always@(posedge clk or negedge r...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] men; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin men <= 0; end else begin men <= {men[6:0],a}; end end always@(posedge clk or negedge r...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_tmp; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin a_tmp <= 0; end else begin a_tmp <= a; end end always@(posedge clk or nege...