岗位：深圳FPGA进展：7.06投 8.23面试 0824测评 0901二面 0905二面挂全程25分钟左右，流程如下：（1）自我介绍（2）挑一个最熟悉的项目进行介绍，介绍过程中拷打项目细节（3）反问：工作内容、工作时间（8.30~9.0，6.0~6.30）、加班情况（按项目需求）；0823更新：已发测评，要求24小时内完成0824更新：完成测评，测评之前一定要做练习，36分钟完成24道题，时间很紧张做了19题，20题差一点时间写答案呜呜呜呜。0902二面更新：面试全程30分钟左右(综合面)（1）自我介绍（2）选一个熟悉的项目进行介绍，问项目难点，项目收获，总结一下项目中遇到的问题和解决方法对...

频率计数器`timescale 1ns/1ps/*若参考时钟为100MHz检测频率范围1Hz~1MHz,由于参考时钟远快于被测时钟现将被测时钟打三拍检测上升沿然后再参考时钟域下计数上升沿计数清零并保存计数器最大值然后用参考时钟除以（计数最大值+1）得到被测时钟频率若参考时钟频率为100MHz检测频率范围1MHz到200MHZ或者1MZ~100MHz、1MHz~500MHz先用被测时钟进行计数到199、99、499，,目的是为了降低被测时钟频率，方便100MHz去采样0~99:1；100~199:0，其他亦然将该信号打3拍进入参考时钟域在高电平期间计数在下降沿锁存计数最大值然后计算频率用参考时钟...

module change_glitch_free(input      clk1 ,input      clk0 ,input       sel          ,input       rstn  ,output     outclk     );//倍数关系reg          out1;reg          out0;always@(negedge clk1 or negedge rstn)begin       if(!rstn)begin              out1 <= 0;       end       else begin            ...

//async_fifo module asyn_fifo#( parameter WIDTH = 8, parameter DEPTH = 16 )( input wclk , input rclk , input wrstn , input rrstn , input winc , input rinc , input [WIDTH-1:0] wdata , output wire wfull , output wire rempty , output wire [WIDTH-1:0] rdata ); //读写地址产生 parameter ADDR = $clog2(DEPTH); re...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input renc ,input ...

//49 脉冲同步电路 `timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_in_req; reg data_in_req_f2s_r1; reg data_in_req_f2s_r2; reg data_in_req_s2f_r1; reg data_in_req_s2f_r2; reg data_out_d; //脉冲展宽 always@(posedge clk_fast or ne...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// /* reg [2:0] cnt; always@(posedge clk_in or negedge rst)begin if(!rst)begin cnt <= 0; end else if(cnt == 3'd6)begin cnt <= 0; end else begin cnt <= cnt + 1'b1;...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [2:0] cnt_state; reg [3:0] seq_r; always@(posedge clk or negedge rst)begin if(!rst)begin cnt_state <= 0; flag <= 0; seq_r <= 0; end else begi...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg flag; reg [7:0] data_in_r; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin flag <= 0; data_in_r <= 0; data_out <= 0; val...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1:0] cnt_2; reg [7:0] data_in_r; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt_2 <= 0; end else if(valid_in)begin if(cn...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); /* reg [3:0] cnt_10; reg [23:0] men[15:0]; integer i; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt_10 <= 0; for(i=0;i&...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] cnt_10; reg [23:0] men[15:0]; integer i; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt_10 <= 0; for(i=0;i<...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] count; reg [5:0] data_r; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin count <= 0; data_r <= 0; end else if(val...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match );//观察时序图，先输入的在高位或低位都行 //观察时序图，先输入的在高位或低位都行 /* reg [3:0] men; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin men <= 0; end else if(data_valid)begin men <= {men[2:0],dat...