第9章 UVM中代码的可重用性 UVM之uvm_callback详解_liuwei848的博客-CSDN博客 9.1 callback机制 如果把两个项目不同的地方使用callback函数来做，而把相同的地方写成一个完整的env，这样重用时，只要改变相关的callback函数env可完全的重用。 my_transaction的最后一个字段是CRC校验信息。假如没有post_randomize（），那么CRC必须在整个transaction的数据都固定之后才能计算出来。 post_randomize函数是SystemVerilog提供的广义的callback函数。UVM也...

第8章 UVM中的factory机制（重载） 只要是面向对象的语言，都有重载功能。 使用set_type_override_by_type函数可以实现两种不同类型之间的重载， set_inst_override_by_type函数（并不是希望把验证平台中的A类型全部替换成B类型，而只是替换其中的某一部分） extern static function void set_type_override_by_type (uvm_object_wrapper original_type,    //第一个参数是被重载的类型，父类 uvm_object_wrapper overr...

常见的UVM机制：     1.field_automation机制     对field_automation最直观的感受是，他可以自动实现copy、compare、print等三个函数。当使用uvm_field系列相关宏注册之后，可以直接调用以上三个函数，而无需自己定义。这极大的简化了验证平台的搭建，尤其是简化了driver和monitor，提高了效率。        2.config_db机制     config_db机制在UVM验证平台中主要用于参数传递。它们通常都是成对出现的，set函数是寄信，而get函数是收信。函数格式如下：     uvm_config_db...

第6章 UVM中的sequence sequence和sequencer_wonder_coole的博客-CSDN博客 5.小白学uvm验证 - squence机制 - DreamCll - 博客园 (cnblogs.com) 6.1什么是 sequence 上文提到，子弹，弹夹和枪的比喻，想必大家都有映像，sequence 就像一个弹夹，里面装了很多"子弹"，而这里的"子弹"就是 transaction, 弹夹可长可短，只要子弹型号一致（同一种 transaction）,就能通过 sequencer 和 driver 把数据...

第5章 UVM验证平台的运行 5.1 phase机制 phase机制_wonder_coole的博客-CSDN博客 function phase，不耗费仿真时间，通过函数来实现； task phase，它们耗费仿真时间，通过任务来实现。 对于function phase来说，在同一时间只有一个phase在执行； 但是task phase中，run_phase和其下属12个小的phase（12个之间顺序执行）并行运行。后者称为动态运行（run-time）的phase。如下代码所示： run_phase 运行机制 fork     begin         run_phase()...

单元测试属于白盒测试范畴；集成测试属于灰盒测试范畴；系统测试属于黑盒测试范畴。 一. 软件测试方法 1.  软件测试方法：白盒测试、黑盒测试、灰盒测试、静态测试、动态测试 2.  白盒测试：是一种测试用例设计方法，在这里盒子指的是被测试的软件，白盒，顾名思义即盒子是可视的，你可以清楚盒子内部的东西以及里面是如何运作的，因此白盒测试需要你对系统内部的结构和工作原理有一个清楚的了解，并且基于这个知识来设计你的用例。 白盒测试技术一般可被分为静态分析和动态分析两类技术。 静态分析主要有：控制流分析技术、数据流分析技术、信息流分析技术。 动态分析...

面向对象(掌握) 面向对象(掌握) (1)与面向过程比较 (2)面向对象的思想特点 (3)把大象装进冰箱(理解) 名词提取法 (4)类与对象 (5)类的定义及使用 (6)案例： (7)内存图 (8)Java程序的开发，设计和特征 (1)与面向过程比较 面向对象是基于面向过程的编程思想 面向过程：强调的是每一个功能的步骤 面向对象：强调的是对象，然后由对象去调用功能 现实世界中是如何描述一个事物的呢?     举例：学生             姓名,年龄,性别...             学习,吃饭,睡觉             ...

💜 lambda表达式 格式标准 格式： (形式参数) -> {代码块} 形式参数：如果有多个参数，参数之间用逗号隔开；如果没有参数，留空即可 -> 箭头：由英文中画线和大于符号组成，固定写法。代表指向动作 代码块：方法体内容 组成 Lambda表达式的三要素： 形式参数，箭头，代码块 使用前提：必须要有接口，接口中仅有一个抽象方法 注意事项： ...

一、前言 本文主要介绍VCS门级网表的仿真。当我们把所写的RTL进行的功能仿真通过之后，便输入到 Design Compiler工具中进行逻辑综合，逻辑综合的结果便是RTL代码转化为由与、或、非等门电路和触发器组成的电路，称为门级网表(netlist)。门级网表中便包含了电路的实际信息，例如逻辑门单元的扇入扇出系数，延迟等等。因此在逻辑综合完成之后，需要对网表再进行仿真验证，防止出现意想不到的错误。 二、逻辑综合 在此对逻辑综合做简单的介绍，具体细节可以去查看相关的书籍和博客。 对于实际电路，时钟信号并不是理想的“陡直”，门电路也存在延迟，这些...

一、前言 本文主要介绍使用VCS查看verilog代码覆盖率的相关问题。 二、代码覆盖率 1. 在进行功能验证时，给设计添加激励信号，查看仿真结果，需要考虑覆盖率的问题。覆盖率分为代码覆盖率（code coverage）和功能覆盖率（function coverage）。功能覆盖率就是检查设计的功能是否完善，需要考虑很多不同的情况，是使用System verilog的重点内容。代码覆盖率是检查代码是否存在冗余，检查所有的代码是否都已经执行，状态机所有的状态是否都有到达，检查 if else 和 case 条件语句的条件是否都有使用。防止一些不必...

一、前言 本文主要介绍VCS进行verilog代码debug的基本方法。 二、三种方法（第三种最常用） 1. 使用系统函数 首先我们在编写verilog模块的testbench时，可以在里面使用一些verilog的系统函数，在运行simv文件跑仿真时，进行一些控制。例如： $time 代表当前的仿真时间。 $display 类似C语言的printf函数，仿真时在终端上打印一些信息，比如一些变量的值。 $monitor 和$display类似，不同的是$display在被调用的时候打印一些信息，$mo...

一、前言 接触Synopsys 家的VCS工具有一段时间了，在此简单分享下个人的学习笔记。供刚接触到数字前端设计的同学提供一些参考资料。在学校我们经常使用的verilog仿真软件都是quartus和modelsim，但是看一下一些公司的招聘要求，公司里使用的基本都是VCS。所以学习一下对找工作还是有帮助的。 参考资料： 1.VCS User Guide 2. VCS labs 3. bilibili搜索VCS，有一些视频教程。 1是官方手册， 2是官方...

VCS在统计代码覆盖率的过程中，我们通常在编译和仿真命令上添加对应的开关选项，生成一个 .vdb文件记录覆盖率的情况。再使用dve打开该文件查看。下面介绍一些选项。 编译命令的格式：vcs sourcefile [compile_time_option] （编译选项用来控制编译过程） 执行仿真命令格式：./simv [run_time_option] -cm ：打开对应类型的覆盖率，例如 -cm cond+tgl+lin+fsm+path为统计上述所有覆盖率。可根据需要增减。 -cm_name：设置记录有覆盖率信息文件的名字。 -cm_dir：指定生成文件的目录。 -cm_dir ./ ${O...

数据类型 l 合并数组和非合并数组 1）合并数组： 存储方式是连续的，中间没有闲置空间。 例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。 表示方法： 数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】 Bit[3:0] [7:0] bytes ； 2）二维数组和合并数组识别： 合并数组： bit [3:0] [7:0] arrys; 大小在变量名前面放得，且降序 二维数组： int arrays[0:7] [0:3] ; 大小在变量名后面放得，可降序可升序 ...