双非本 211硕，研究生期间FPGA永磁同步电机控制目前已签四川某国企，FPGA工程师，年总18W，成都无住宿，5年不离职有25w安家费（需扣税）新拿offer，某行业龙头，并网逆变器控制算法工程师，西安无住宿，月2w左右，年终0-6个月月薪，用过FPGA，没接触过并网逆变这块，工作需要学的东西挺多，也想趁着年轻的时候多去拓宽一下自己的边界，赚点钱，之后进可攻退可守，有可能工作量巨大，几乎不存在换工作可能。女朋友家陕西，但更想在成都发展，如何选择？求求各位给点建议吧

真的真的真的想去汇川，还有希望吗

复试（二面）后状态变成加试，这是什么情况啊 是加试技术吗

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`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_tem; always @(posedge clk or negedge rst_n) if (!rst_n) a_tem <= 1'b0; else a_tem <= a; always @(posedge clk or negedge rst_n) if (!rst_n) begin rise <= 1'b0; down <= 1'b0; e...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always @ (posedge clk or negedge rst_n) if (!rst_n) c<=9'b0; else begin case(select) 2'd0: c<={a[7],a}; 2'd1: c<={b[7],b}; 2'd2: c<={a[7]+...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] valid_lock; always @ (posedge clk or negedge rst) begin if (!rst) begin valid_lock<=16'b0; end else if (!sel) begin vali...

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`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] m,n; compare compare1( .clk(clk), .rst_n(rst_n), .data_a(a), .data_b(b), .data_c(m) ); compare compare2( .clk(clk), .rst_n(rst_n), .data_a(a), .data_b(c), .data_c(n) ); c...