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此乃金鳞也
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山西工程技术学院
2019
FPGA工程师
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确定要拉黑此乃金鳞也吗?
发布(3)
刷题
此乃金鳞也
2023-05-16 15:41
FPGA工程师
题解 | #根据状态转移写状态机-二段式#(错误示范)
本题要求使用二段式状态机完成题解,我查阅很多资料都显示二段式状态机是第一段时序逻辑用来表示状态的转移,第二段用组合逻辑用来表示状态转移的条件和输出,以下是我写出的代码,本题给予了正确的评价。 然而我仿真后发现,第二段次态状态机在同一个时钟周期后遇到data高后到下一个状态,又遇到data低后又回到本状态,导致次态状态机在时钟上升沿一直处于初始状态,现态状态机也就一直处于初始状态。 `timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg...
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此乃金鳞也
2022-07-25 19:03
FPGA工程师
格雷码与二进制转换的verilog实现
格雷码(Gray code)又称为循环码。格雷码最大优点在于当它按照下表编码顺序依次变化时,相邻两个代码之间只有一位发生变化,这样在代码转换的过程中就不会产生噪声。 二进制码就不用介绍了。 以下是二进制码转换为格雷码的原理图1: 以下是格雷码转换为二进制码的原理图2: 由原理图1可知二进制码转换为格雷码的verilog代码为: assign gray = (bin >> 1) ^ bin; 由原理图2可知格雷码转换为二进制码的verilog代码为: always@(*) ...
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此乃金鳞也
2022-07-16 18:49
FPGA工程师
题解 | #状态机-重叠序列检测#
重叠的话直接移位寄存,寄存后的数据与序列数做对比,相等则flag为1,不等则为0,两个always正好延迟两拍 `timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [3:0]&...
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