`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i=0;i<8;i=i+1) begin assign data_out[i] = data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n) begin if(rst_n == 2'b0) begin c <= 8'd0; end else begin if(a > b) begin c <= a - b; end else begin c <= b - a; end end end endmodule

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [7:0] d_dly; reg [10:0] out_tmp; always@(posedge clk or negedge rst) begin if(rst==1'b0) begin cnt <= 2'd0; end else begin ...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// wire [3:0] dd0; wire [3:0] dd1; wire [3:0] dd2; wire [3:0] dd3; reg [15:0] d_dly; reg vld_dly; reg [4:0] out_tmp; assign dd0 = d_dly[3:0]; ass...

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg data_tmp; always@(posedge clk or negedge rst) begin if(rst == 1'b0) begin data_tmp <= 1'b0; end else begin if(data == 1'b1) begin data_tmp <= ~data_tmp; end else begin end end end ...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) begin c <= 9'd0; end else begin case(select) 2'd0: c <= a; 2'd1: c <= b; 2'd2: ...