题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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235511 |
并串转换
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2023-01-30
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答案正确
| < 1ms | 0K | Verilog | |
VL34 |
整数倍数据位宽转换8to16
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2023-01-30
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答案正确
| < 1ms | 0K | Verilog | |
VL54 |
RAM的简单实现
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2023-01-29
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-01-28
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答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
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2023-01-28
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答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
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2023-01-28
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2022-09-04
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答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
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2022-09-04
|
答案正确
| < 1ms | 0K | Verilog | |
234314 |
数据选择器实现逻辑电路
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2022-09-03
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答案正确
| < 1ms | 0K | Verilog | |
234306 |
4bit超前进位加法器电路
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2022-09-03
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2022-08-28
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2022-08-28
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2022-08-28
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2022-08-28
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答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
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2022-08-27
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答案正确
| < 1ms | 0K | Verilog | |
NP5 |
格式化输出(一)
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2022-08-16
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答案正确
| 31ms | 4432K | Python 3 | |
NP4 |
读入整数数字
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2022-08-16
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答案正确
| 29ms | 4628K | Python 3 | |
NP3 |
读入字符串
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2022-08-16
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答案正确
| 32ms | 4628K | Python 3 | |
NP1 |
Hello World!
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2022-08-16
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答案正确
| 28ms | 4472K | Python 3 | |
VL43 |
根据状态转移写状态机-三段式
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2022-08-16
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答案正确
| < 1ms | 0K | Verilog |
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