`timescale 1ns/1ns module function_mod( // input clk, // input rst_n, input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); wire clk, rst_n; wire [3:0] a, b; wire [3:0] c, d; //wire [3:0] c_pre, d_pre; parameter MAXBIT = 4; function [MAXBIT-1:0] reverse_bits;//定义返回值的位宽，是否为有符号数 input [MAXBIT-1:...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire clk, rst_n; wire [7:0] a, b, c; wire [7:0] d; wire [7:0] e, f; two_in_smaller_out compare1 (//标识符的第一个字符必须是字母或者下划线 .clk(clk), .rst_n(rst_n), .m(a),//实例化引用时，括号里放的是主模块的信号名 .n(b),/...

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); wire clk, rst_n; wire [7:0] a, b; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c <= 8'd0; end else if (a > b) begin c <= a-b; end else begin c <= b-a; end end e...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); wire [7:0] data_in, data_out;//即使端口列表中声明了信号的位宽，在信号类型声明时也要声明信号位宽 genvar i; generate for(i=0; i<8; i=i+1) begin: loop_assign assign data_out[i] = data_in[8'd7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); wire clk, rst_n; wire [7:0] a, b; wire [1:0] select; wire signed [8:0] add, sub;//中间变量定义为有符号数 //assign add = {1'b0, a} + {1'b0, b};//有符号数如何扩位？ //assig...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); wire clk, rst_n; wire [7:0] a, b; wire [1:0] select; wire signed [8:0] add, sub;//中间变量定义为有符号数 //assign add = {1'b0, a} + {1'b0, b};//有符号数如何扩位？ //assig...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// wire clk, rst; wire [15:0] d; wire [1:0] sel; reg [15:0] d_dly; reg [4:0] out; reg validout; //wire [3:0] d0, d1, d2, d3; wire [4:0] out1, out...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// wire d; wire clk, rst; //wire [8:0] d_mult2; //wire [9:0] d_mult4; wire [10:0] d_mult1, d_mult3, d_mult7, d_mult8; reg [2:0] cnt; reg [7:0] d_dly...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire bus; wire sel; wire check; reg check_pre; always @(*) begin check_pre <= ^bus; end assign check = sel ? check_pre : !check_pre; //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg p; always @(posedge clk or negedge rst) begin if(!rst) begin p <= 1'b0; end else if (data) begin p <= ~p; end else begin p <= p; end end always @(posedge clk or negedge rst) beg...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// wire d0, d1, d2, d3; wire sel; wire mux_out; reg [1:0] mux_out_pre; always @(*) begin case(sel) 2'd0: mux_out_pre <= d3; 2'd1: mux_out_pre <= d2; 2'd2: mux_out_pre &...

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); wire [255:0] in; wire [7:0] sel; reg out; always @(*) begin out <= in[sel]; end endmodule

  我已经通过这道题！ https://www.nowcoder.com/questionTerminal/a0b6ee521e534826b44fbf5e24cd4aa0