`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg clk1, clk2; reg [2:0] cnt; always @(posedge clk_in or negedge rst) begin if (!rst) cnt <= 0; else if(cnt == 'd6) cnt &...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [3:0] state; reg [3:0] next_state; reg [11:0] d_latch; parameter IDEL = 3'b000; parameter x1 = 3'b001; parameter x3 = 3'b010; parameter x7 ...