`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0]cnt; //计数器逻辑 always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 3'b0; end else if(valid_a)begin if(cnt == 3'd5) c...