题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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276914 |
单组_spj判断数组之和
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2025-12-27
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答案正确
| 1573ms | 56372K | Java | |
276912 |
单组_spj判断浮点误差
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2025-12-27
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答案正确
| 45ms | 12404K | Java | |
276908 |
单组_补充前导零
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2025-12-27
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答案正确
| 31ms | 10924K | Java | |
276906 |
单组_保留小数位数
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2025-12-27
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答案正确
| 46ms | 12600K | Java | |
276902 |
单组_二维字符数组
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2025-12-27
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答案正确
| 3340ms | 48580K | Java | |
276900 |
多组_字符串_T组形式
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2025-12-27
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答案正确
| 1433ms | 56336K | Java | |
noob48 |
单组_二维数组
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2025-12-27
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答案正确
| 1169ms | 24176K | Java | |
235525 |
同步FIFO
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2024-12-18
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答案正确
| < 1ms | 0K | Verilog | |
235525 |
同步FIFO
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2024-12-18
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答案正确
| < 1ms | 0K | Verilog | |
VL47 |
格雷码计数器
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2023-10-07
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答案正确
| < 1ms | 0K | Verilog | |
VL55 |
Johnson Counter
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2023-10-07
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答案正确
| < 1ms | 0K | Verilog | |
VL55 |
Johnson Counter
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2023-10-07
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答案正确
| < 1ms | 0K | Verilog | |
VL54 |
RAM的简单实现
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL53 |
单端口RAM
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
234313 |
用3-8译码器实现全减器
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
234311 |
实现3-8译码器①
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
234333 |
位拆分与运算
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2023-10-04
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2023-10-04
|
答案正确
| < 1ms | 0K | Verilog |
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