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关于verilog中条件语句，说法错误的是（）

[单选题]

case语句是并行的，没有优先级

组合逻辑中if语句没有else会产生latch

组合逻辑中case语句添加default可以避免latch

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AdolphWang

B选项，并行错误，没有问题。

但是D选项，组合逻辑的case添加了default就可以避免latch？那default分支下执行的是“空语句”/“保持”之类的语句也可以避免latch吗？

发表于 2025-08-14 10:07:10 回复(1)

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Verilog

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