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在Verilog中，若用如下代码实现两个reg类型变量a、b

[单选题]

在Verilog中，若用如下代码实现两个reg类型变量a、b的同步交换（时钟为clk）：`always @(posedge clk) begin a = b; b = a; end`，以下说法正确的是？

综合后会正确实现a与b的交换逻辑

仿真时clk上升沿后a和b的值将完全相同

会生成纯组合逻辑电路而非时序逻辑

仅在复位信号有效时才会执行交换操作

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好奇的王者许愿面试顺利

阻塞赋值层被综合为纯合逻辑电路，这点是正确的

发表于今天 09:29:22 回复(0)

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Verilog

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