首页
题库
面试
求职
学习
竞赛
More+
所有博客
搜索面经/职位/试题/公司
搜索
我要招人
去企业版
登录 / 注册
首页
>
试题广场
>
在VerlogHDL中对于initial语句,说法错误的是?
[单选题]
在VerlogHDL中对于initial语句,说法错误的是?
在仿真过程中只执行一次
可用于给实际电路赋初值
在模拟的O时刻开始执行
多个initial块并行执行
查看答案及解析
添加笔记
求解答(0)
邀请回答
收藏(31)
分享
纠错
1个回答
添加回答
1
江雪飘飘
工程中可以用initial初始化寄存器。。。
发表于 2025-11-20 13:01:06
回复(0)
这道题你会答吗?花几分钟告诉大家答案吧!
提交观点
问题信息
Verilog
难度:
1条回答
31收藏
85浏览
热门推荐
相关试题
下面哪个选项中,不会综合出latch?
Verilog
评论
(1)
在verilog设计时,我们应当避...
Verilog
评论
(29)
下面关于 Kotlin 中异常处理...
Kotlin
评论
(1)
在Verilog中,若用如下代码实...
Verilog
评论
(1)
在聚类任务中,DBSCAN算法常用...
数据挖掘
评论
(1)
扫描二维码,关注牛客网
意见反馈
下载牛客APP,随时随地刷题