IC设计的流程

[问答题]

IC设计的流程

绿野仙踪lxc

1. 芯片架构设计：考虑芯片定义、工艺、封装等； 2. RTL设计：使用Verilog/VHDL/SystemVerilog进行描述；（文本编辑器） 3. 功能仿真：理想情况下的仿真；（VCS/ModelSim/QuestaSim/NCVerilog等） 4. 验证：UVM验证方法学、FPGA原型验证；（VCS/QuestaSim/NCVerilog/Vivado+FPGA开发板） 5. 综合：逻辑综合，将描述的RTL代码映射到基本逻辑单元门、触发器上；（Design Compiler） 6. DFT：插入扫描链；（DFT Compiler） 7. 等价性检查：使用形式验证技术；（Formality） 8. STA：静态时序分析（Prime Time) 9. Floorplan: 布局规划（ICC） 10. CTS：时钟树综合，均匀地分配时钟，减少设计中不同部分间的时钟偏移；（ICC） 11. 布局布线：保证没有太多的内部交互，避免布线上的拥堵和困扰；（ICC） 12. DRC+LVS：设计规则检查+版图和原理图比较；（Calibre） 13. STA: 静态时序分析（Prime Time） 14. 寄生参数抽取后仿（Calibre/StarRC) 15. 生成GDSII文件用于流片

发表于 2022-08-13 14:14:47 回复(0)

牛客212806417号

分为逻辑设计和物理设计：逻辑设计：架构设计，主要包括对系统高层次的设计，频率、功耗、面积、功能； RTL设计，使用RTL完成对电路功能行为的抽象；功能验证，输入测试向量，在功能上对RTL进行验证，对时序不做要求；逻辑综合，使用常用工具DC，根据时序要求和RTL将电路映射到标准的网表上。主要分为三步，一是翻译，根据RTL将语言翻译成响应的功能块以及拓扑结构，不做任何优化；二是优化，根据所施加的时序和面积约束，按照一定的算法进行逻辑优化；三是映射，根据所施加的时序和面积约束，从目标工艺库中搜索出符合条件的标准单元进行映射，得到网表。可测试性设计，例如插入扫描链，在寄存器端增加多路选择器，让用户可以通过扫描时钟和扫描使能信号控制寄存器，将寄存器都链接到一条链路上称为扫描链。进入触发器的值可以通过扫描使能信号控制，从而进行验证；形式比对：比对网表和RTL，判断综合后是否改变其功能；静态时序分析：根据时序和面积要求，对综合后的网表进行约束，检测是否满足时序条件；物理设计：布局布线，经过初步时序分析，设计的逻辑块以优化区域、长宽比、基本单元为目标进行布局，保证没有太多交互，防止布线拥堵。接着是插入时钟树，尽量均匀的分布时钟，减少始终偏斜。布线；设计规则检查：遵守代工厂制造芯片的所有规则，签名时序分析后最终生成GDSⅡ

发表于 2022-07-13 08:28:43 回复(0)

捌肆幺幺

1. 项目需求包括： ①工艺、面积、封装 ②频率、功耗 ③功能、接口 2. 前端设计 - RTL代码设计：寄存器级描述 - 功能验证：也叫动态仿真，如用Modelsim / VCS对设计的模块进行验证 - 逻辑综合：也叫DC，作用是得到综合后的门级网表Netlist - STA：静态时序分析，若满足约束，得到最终的Netlist - 形式验证：也叫静态验证，保证在逻辑综合过程中没有改变原先RTL电路功能 - DFT：可测性设计，测试芯片制作有无缺陷，一般是在电路中插入扫描链 3.后端设计 - 布局布线 - 提取延迟信息 - 再次STA - 版图物理验证 - 流片

发表于 2022-07-14 17:00:51 回复(0)

牛客417431242号

芯片需求分析、芯片级spec、IP设计验证、芯片集成、RTL仿真验证、代码检查、FPGA Emulation、design review、DC综合、DFT、布局布线、DRC检查/电路功能与时延提取、形式验证/timing signoof、带delay的gate level仿真、芯片

发表于 2023-02-27 15:30:50 回复(0)

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IC基础概念

上传者：real1993

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