2024-09-05 22:30 已编辑 上海电子信息职业技术学院 数字IC后端设计 发布于上海
关注
更新面经-数字芯片后端
［兆易创新］
- 自我介绍
- 做block level 和full chip level 的pr 分别遇到过什么困难，怎么解决的
- pin assignment 需要注意什么
- memory channel 定的多少，怎么定的
面试时间比较短，专业问题问的不多，很大一部份时间在问我有投了什么公司、收到其他公司的offer 还会不会选择兆易创新、对公司的业务了解多少；面试结束后，又接到了面试官的电话问我意向地，我回答都可以😌目前已经进入人才库哈哈哈
［长鑫存储］
- 自我介绍
- 项目模块的主频，在apr 时使用的时序优化方法
- 项目用到的低功耗设计方法
- 定制电路的时钟和系统时钟是否是异步的，在后端设计时做了什么处理
- dft 相关的occ 电路
面试时间也是非常短，总共2位面试官一起面，时长大约20分钟。反问阶段面试官介绍了他们后端部门的工作和我项目的apr flow 有一定差异，以及询问了我意向地。目前查看状态已经更新到签核评估，可是我只有一面，不知道这个状态是不是入池状态
- 自我介绍
- 做block level 和full chip level 的pr 分别遇到过什么困难，怎么解决的
- pin assignment 需要注意什么
- memory channel 定的多少，怎么定的
面试时间比较短，专业问题问的不多，很大一部份时间在问我有投了什么公司、收到其他公司的offer 还会不会选择兆易创新、对公司的业务了解多少；面试结束后，又接到了面试官的电话问我意向地，我回答都可以😌目前已经进入人才库哈哈哈
［长鑫存储］
- 自我介绍
- 项目模块的主频，在apr 时使用的时序优化方法
- 项目用到的低功耗设计方法
- 定制电路的时钟和系统时钟是否是异步的，在后端设计时做了什么处理
- dft 相关的occ 电路
面试时间也是非常短，总共2位面试官一起面，时长大约20分钟。反问阶段面试官介绍了他们后端部门的工作和我项目的apr flow 有一定差异，以及询问了我意向地。目前查看状态已经更新到签核评估，可是我只有一面，不知道这个状态是不是入池状态
全部评论
momo_____
门头沟学院 集成电路IC设计
兆易同岗位，周围有人已经约二面了，请问这是几面呀。
绿绿绿绿
电子科技大学 数字IC后端设计
请问一下兆易投的哪里的base呀
111要开心
门头沟学院 集成电路IC设计
长鑫是什么岗呀，有后端吗
吃点土冷静一下
东南大学 模拟IC设计
长鑫两个面试官相当于两轮面试了
希望被offer砸中的外卷侠很有礼貌
上海交通大学 数字IC后端设计
兆易21号一面40分钟，然后就没消息了，不是在官网投的简历，也看不了是不是进了人才库
优秀的芝士开挂了
东南大学 封装工程师
佬，这两个你是啥时候投的
相关推荐
03-27 17:02
湖北大学 Java 点赞 评论 收藏
分享
书海为家：我来给一点点小建议，因为毕竟还在学校不像工作几年的老鸟有丰富的项目经验，面试官在面试在校生的时候更关注咱们同学的做事逻辑和思路，所以最好在简历中描述下自己做过项目的完整过程，比如需求怎么来的，你对需求的解读，你想到的解决办法，遇到困难如何找人求助，最终项目做成了什么程度，你从中收获了哪些技能，你有什么感悟。 点赞 评论 收藏
分享
点赞 评论 收藏
分享
