海光2022数字芯片    时间2021.8.25          单选题(3分)      1.在多时钟域数字电路中，经常存在从一个clock domain(Clock A)到另一个clock domain (Clock B)的信号传输，这种传输路径称为CDC path。          关于CDC以下哪个说法是对的?（  ）       A.只要Clock B快于Clock A，FB就不会有问题       B、只要Clock A的latency小于Clock B的latency，FB就不会有问题       C、FB会出现亚稳态(meta-stability)       D、FB在任何情况下都没有问题              2.逻辑函数L(A,B,C)=(A+B) (B+C) (A+C)的最简表达式是（  ）       A、(A+C) B+AC       B、AB+(B+A) C       C、A(B+C)+BC       D、AB+BC+A              3.电路如图所示，其中A，B，C，D分别是4个输入管脚，Z是输出管脚。假设某一个颗芯片由于生产缺陷造成内部节点E与地短路（其值始终保持为0），通过下面那种输入管脚激励的组合，可以通过在输出管脚观测的方法判断E点是否有制造缺陷?（ ）        A、ABCD=0111       B、ABCD=0011       C、ABCD=0001       D、ABCD=1011              4.Memory内部存储单元的耦合故障是指某个单元存储值的改变会使相邻存储单元变成相同的值。下面哪种测试算法可以将存在这种故障的芯片筛选出来?（  ）       A、往相邻的存储单元写入相同的值，然后读出比较是否符合预期       B、往相邻的存储单元写入不同的值，然后读出比较是否符合预期       C、往相间隔的存储单元写入相同的值，然后读出比较是否符合预期       D、往相间隔的存储单元写入不同的值，然后读出比较是否符合预期              5.OCV (on chip variation)是指工艺等因素导致的同一芯片上不同位置的MOS晶体管的性能会有一些差异。在静态时序分析中，下面哪项属于模拟OCV而做出的设置?（  ）       A、设置时钟uncertainty       B、设置timing derate       C、设置多个library覆盖不同corner，不同温度，不同电压       D、设置线与线之间的干扰              6.以下verilog语句:       always @(mem_array[addr])       data = mem_array[addr);       其中，data的取值有哪些取值敏感?（  ）       A、addr的值       B、mem_array[addr]的值       C、mem_array[addr]的值以及addr的值       D、都不敏感              7.可以正确表述以下fork join_any语句的是（）        A、进程启动先后顺序从先到后：a,b,c,d       B、进程a,b,c同时启动，a,b,c有一个进程结束，进程d就可以启动       C、进程a.b,c,d同时启动       D、进程a,b,c同时启动，a,b,c进程都结束后，进程d再启动              8.下面一段systemverilog代码：        在条件已触发的情况下，变量addr打印出来的值（  ）       A、等于bus.cb.address       B、等于X       C、等于Z       D、等于0或1              9.为了保证代码以及验证活动的质量，通常要统计什么（  ）       A、仿真覆盖率及故障覆盖率       B、功能覆盖率及行覆盖率       C、代码覆盖率及功能覆盖率       D、逻辑覆盖率及反转覆盖率              10.高频时钟域的数据（每时钟周期都变化）传递给低频时钟域时，哪种同步方式正确?（  ）       A、使用握手信号进行同步       B、使用异步FIFO       C、使用同步FIFO       D、使用打2拍进行同步              11.己知一套串行编码规则如下，编码后的信号与前一个时钟编码前的电平相同表示为1，与前一个时钟编码前的电平不同表示为0.且不允许出现编码后连续6个时钟为相同电平（如果出现需要插入1个bit，该bit是将编码后信号进行一次取反）。假定编码后信号初始为低电平，则二进制序列01010011111110010编码后的二进制编码是（  ）       A、110010000011110110       B、110010000001111010       C、001000001111010100       D、以上都不对              12.关于Verilog HDL中的数字，请找出以下数字中最大的一个（  ）。       A、B'b1111_1110       B、3'o276       C、3'd170       D、2'h3E              13.下面代码描述的是一个什么样的电路?（  ）        A、综合为Latch       B、带同步复位的D触发器       C、带异步复位的D触发器       D、组合逻辑              14.如下图所示电路，时钟的时序和延时的时序见图表，请回答相关问题给出计算过程及结果。        仅考虑analysis_type为bc_wc情况，计算F1到F2的setup slack（  ）       A、0.3       B、0.4       C、0.5       D、0.6              15.如下图所示电路，时钟的时序和延时的时序见图表，请回答相关问题，给出计算过程及结果，仅考虑analysis_type为bc_wc情况，F3到F4的hold slack（  ）        A、0.2       B、0.3       C、0.4       D、0.5              多选题（5分）       1.一个设计好的CMOS逻辑电路标准单元的延时主要取决于下面哪些因素?（  ）       A、Input transition       B、Output transition       C、Input load       D、Output load              2.如果到达某个寄存器的timing path存在hold违例，下面哪些方法可以修复违例?（  ）       A、在该寄存器的数据端增加buffer以增大数据延迟       B、在该寄存器的时钟端增加buffer以增大时钟延迟       C、在前一级寄存器的时钟端增加buffer以增加前一级寄存器时钟的延迟       D、在该寄存器与前一级寄存器之间增加latch              3.以下C语言声明语句，其中阐述正确的是（  ）       extern int *x;       extern int y[];       A、第一条语句声明x是个int类型的指针       B、第一条语句声明x是个int类型的数据       C、第二条语句声明y是个int类型数组，长度未确定       D、第二条语句声明y是个int类型数组，长度确定              4.UVM中virtual sequencer有哪些特点（  ）       A、virtual sequencer控制其它的sequencer       B、virtual sequencer并不和任何的driver相连       C、virtual sequencer并不处理item       D、virtual sequencer主要协调不同的sequencer的执行              5.以下关于verilog function和task描述正确的是（  ）       A、Function结构中可以加入延时控制       B、Task结构中可以加入延时控制       C、Function中可以调用task       D、Task结构中可以调用function              6.关于跨时钟处理以下描述正确的是（  ）       A、单bit信号跨时钟同步时可直接用目标时钟打2拍       B、多bit信号跨时钟同步时可直接用目标时钟打2拍       C、异步FIFO读写指针同步时需要使用格雷码       D、同步FIFO读写指针相互传递时可以不使用格雷码              7.systemverilog中C语言可以通过以下哪些方式访问到DUT中的信号?（  ）       A、PLI       B、VPI       C、DPI       D、force或deposit              8.下列关于同步复位和异步复位的区别，说法正确的是（  ）       A、同步复位在时钟边沿判断复位条件，完成复位动作       B、异步复位不管时种状态，只要复位条件成立就完成复位动作       C、异步复位信号一般同步释放的       D、同步复位信号不允许出现毛刺              9.CMOS芯片设计中动态功耗和下列哪些因素相关（  ）       A、电压       B、频率       C、电阻       D、负载电容       E、工艺       F、工作温度              10.与FPGA全局时钟资源相关的有（  ）       A、BUFG       B、DCM       C、NOT       D、DFF              11.请指出以下代码段中有问题或有风险的行（  ）        A、第4行       B、第6行       C、第8行       D、第10行                               觉得有收获，希望帮忙点赞，转发~                          本文首发于微信公众号【 数字IC打工人】，点击绿色字体，交个朋友呀~