芯动科技，数字IC设计，线下笔试+ 技术面 + 主管面 .   需要内推可私信【FPGA探索者】。       本文首发于【公众号——FPGA探索者】。               线下笔试，全部是简答题。       1. 门电路相关化简、卡诺图化简、基础与非门搭建复杂点的逻辑；       2. 门控时钟；       3. 静态时序分析，计算setup和hold裕量；       4. FSM有限状态机序列检测代码；       5. RR仲裁器；                  一面，电话面，技术面，20多分钟                     1. 自我介绍          2. 介绍项目；          3. 项目里的工作时钟频率；          4. 跨时钟处理方式（单bit，多bit）；          5. 异步fifo结构，为什么用格雷码；          6. 数字IC设计流程；          7. 亚稳态的原因，解决方式；          8. 有没有用过低功耗设计；                         二面，电话面，主管面，不到10分钟。                          主要了解下工作意向等                  有offer。                    本文首发于【公众号——FPGA探索者】。