紫光同创数字IC投递timeline记录

更想做FPGA，不太喜欢做ASIC相关

👋个人背景：单2硕👏offer1：五征集团 山东日照 研发工程师（商用车）1.1✖️12💯offer2：奇瑞汽车 安徽芜湖 底盘工程师 8.7✖️13.5🌱offer3：潍柴雷沃 山东潍坊 整机装配工艺开发岗 1.2✖️13

① 描述了一个跨时钟域的场景。从3M到20M跨时钟域，不用握手不用异步fifo，传递8bit数据（3M的时钟是每个时钟变化一次数据），问应该怎么做？② 异步复位，同步释放的时候第二个触发器在释放的时候有没有可能出现亚稳态？③ 从A时钟域跨到B时钟域，用通常的打两拍来做同步，这两个时钟域的时钟周期要满足什么条件？也就是满足什么条件才可以打两拍？ 时序约束和时序优化；⑤ 对inputdelay和output delay进行提问，input delay属于那一部分？对FPAG有什么影响？⑥  问项目中的跨时钟域。

1、site选择2、简历里写的“模块细分”具体是如何实现的？3、FPGA和ASIC设计的不同之处。4、FPGA和ASIC的RAM都是怎么实现的？5、介绍一下做的算法实现。6、功耗分析怎么做的？了解低功耗设计吗？为什么无复位寄存器功耗更低？一般用在什么上面？举一个例子。模块的休眠模式是什么？怎么实现？IO是什么状态？7、DC综合怎么看报告，关注哪些内容？8、IC设计流程中，前仿和后仿有什么不同？9、做了哪些跨时钟域处理？常用的CDC，异步FIFO为什么可以作为多bit数据CDC处理方式？10、了解DFT吗？11、项目里的功能验证怎么做的？了解IC设计中的验证是怎么做的吗（UVM）？12、同步复位和异步复位区别，同步复位最大的劣势是什么？13、自己的优势是什么。