禾赛 offer

求贤若渴，团队今年有应届指标，工作地点长三角JD学历  硕士及以上需要有三五族半导体物理与器件背景，了解晶体管器件工艺与工作原理，能使用TCAD软件辅助器件设计。有兴趣的同学欢迎戳戳😍

思特威——面经timeline岗：数字ic目前进度：正式offer除了迪✌🏻的唯一一个offer😭感谢老思。秋招期间在牛客看了很多面经贴，快成老家了，发个面经贴攒攒人品。笔试：8.23常见八股加一道智力题，原来貌似倒计时一个小时但是计时结束也不会强制提交，现在同门反馈是会强制提交了。一面：技术面 9.5 30min总体来说氛围比较轻松，结合项目询问低功耗处理方法和异步处理方法，让讲了个异步fifo，会询问代码量之类的。二面：部门主管面 9.21 30-40min探讨了我项目中所负责的模块的实际应用场景（可能相比起技术细节会更偏向于对IP应用的思考）我的项目多是数模结合的模块，因此也追问了数...

一、技术一面（基础技能与项目深度）验证体系与流程描述完整的验证流程（包括计划、环境搭建、测试、回归等）。UVM环境结构：Interface传递方式、Sequence挂载到Sequencer的流程、TLM通信接口类型（句柄/数据传递）。覆盖率模型：功能覆盖率定义（手撕采样代码）、覆盖率信号来源。协议与总线细节AMBA总线：AXI/AHB关键信号（如AXI的ID、READY响应规则；AHB的resp为error时ready保持周期）。模块级 vs. 系统级验证关注点差异。编程与电路实现Verilog语法：阻塞赋值（ = ）与非阻塞赋值（ <= ）的综合电路区别。手撕代码：检测X态（如1bit输入a为x时输出b=1，扩展至2bit）。多任务并行执行方法（fork-join应用）。项目深挖与场景题简历项目细节：DMA验证的功能点、HVP技术原理、Cache机制。跨时钟域处理：单bit/多bit同步方法、异步FIFO约束（max delay设置原因）。二、技术二面（综合设计与验证实践）半导体基础与电路设计晶体管级实现：用PMOS/NMOS搭建NAND门，真值表推导；仅用NAND门实现XOR。验证环境设计实战黑盒验证缺点：状态机错误隐藏风险（如卡死状态），解决方法（增加白盒检查、状态覆盖率）。全流程设计题：案例：DUT输入32bit编码数据，输出1bit判断是否符合规则。要求：搭建验证环境（激励生成、Scoreboard乱序比对、覆盖率模型）、回归测试100%正确性保障策略。调试与优化Scoreboard数据乱序比对方法（标签匹配、时间窗缓存）。时序优化：建立时间违例解决（逻辑重定时、流水线切割）。手撕代码复杂场景：检测数据包异常（如8bit流中定位16bit起始码/结束码，处理中间异常码）。算法类：输入8bit随机数据，输出等差数列公差（需优化代码效率）。三、主管面/HR面（软实力与职业匹配）技术深度延伸项目难点：如时序优化、跨时钟域同步的工程决策依据。设计验证协同：参考模型（Reference Model）与RTL的一致性维护方法。职业规划与企业认知对平头哥业务的了解（如玄铁CPU、DPU发展趋势）。实习/校招差异：平头哥倾向实习转正。行为问题经典提问：最大缺点（需真实且改进性强）、薪资期望、工作地点偏好（成都/上海）。职业规划：技术深耕 vs. 管理路线，学习计划（如参与体系培训）。四、面试特点与备考建议考察重点：技术深度：从晶体管到系统验证的全栈知识链，尤其AMBA协议/UVM。手撕代码：X态检测、FIFO控制器、数据包解析等需注意边界条件。场景设计：验证环境搭建需覆盖激励、检查、覆盖率全要素。避坑提示：简历项目需吃透细节（如时序优化方法、FIFO深度计算非常规场景）。主管面慎谈“兴趣”，需体现技术沉淀与解决问题能力。

今天刚抽空做了测试题目也太多了