题解 | #输出1#
`timescale 1ns/1ns
module top_module(
output one//注意模块的端口列表里面用逗号隔开多个信号，最后一个信号后面不能加分号！
);
assign one = 1;
endmodule
2023-05-18 08:28 电子科技大学 数字IC前端设计
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03-08 13:35
宁波大学 算法工程师 点赞 评论 收藏
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