【开卷】第二期 ​2022小米数字芯片提前批笔试

单选题 （3分）

1.当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为（）

A.9

B.不需要设置

C.10

D.1

2.以下工艺器件中，电阻值的最大的是（）

A. AA

B. Contact

C. Poly

D. VIA

3.当clock的周期是10ns，对于模块的input需要添加input delay，假设外部延迟是6ns，内部延迟是4ns，那模块的input delay需要设置为（）

A. 5ns

B. 6ns

C. 4ns

D. 10ns

4.以下叙述中，不正确的是（）

A. N MOS位于PWELL中

B. P MOS的substrate是N参杂

C. POLY的电阻值比Metal高

D. P WELL的参杂浓度比P Sub高

5.以下对于MOORE/MEALY状态机的特点描述正确的是（）

A. Moore状态机的输出仅与当前状态值相关，Mealy状态机的输出不仅与当前状态有关，也与当前输入值有关

B. Mealy状态机更容易出现错误

C. Moore状态机可以没有default状态

D. Mealy状态机的输出仅与当前状态值相关，Moore状态机的输出不仅与当前状态有关，也与当前输入值有关

6.已知Y=A(~B)+B+(~A)B，下列结果中正确的是（）

A. Y=B

B. Y=A

C. Y=(~A)+(~B)

D. Y=A+B

7.关于同步复位和异步复位说法错误的是（）

A.异步复位在使用时，复位信号仍旧需要先经过同步后才能使用

B.同步复位在复位时会产生大的瞬态power

C.异步复位容易在输出产生毛利，从而影响后续电路工作

D.在大fanout时，异步复位时序更容易满足

8.16bit有符号数0×C6的十进制数是（）

A.-57

B.-56

C.-59

D.-58

9. 0×6F5A的十进制数是（）

A.28510

B.其他均不正确

C.67532

D.28506

10.16bit有符号数0×A7，其中低4bit为尾数，截掉后4bit，四舍五入后是（）

A.0×9

B.0×8

C.0×A

D.0×B

多选题（5分）

1.信号跨时钟域时，会出现亚稳态，其失效性和哪些因素有关__________

A.信号发射端的高存器输出信号的翻转率

B.信号发射端的寄存器时钟频率

C.信号接收端的寄存器时钟频率

D.同步寄存器的级数

2.哪些Verilog的写法是不能综合的__________

A.输入为变量的除法

B.循环边界未在编译时指定的for循环

C.含有时序电路的function函数

D.输入为变量的乘法

3.关于异步fifo说法正确的是____________

A.异步fifo的reset信号，可以经过时钟同步后直接使用

B.读写指针需要通过格雷码做过域处理

C.使用中，读写clock可以是同步的

D.地址格雷码过域时，信号延迟必须小于1个源时钟的周期

4.关于clock以下说法正确的是_____________

A.在clock path上可以使用OAI等组合控制逻辑

B.clock可以被当成data使用

C.在设计中尽可能的使用上升沿触发的逻辑

D.clock jitter越小越好

5.Hold violation可以通过__________方式解决

A.降低工作电压

B.升高工作电压

C.在capture clock path上插入clk buffer

D.降低时钟频率

E.提高时钟频率

F.在data path上插入delay cell

6.以下说法正确的是__________

A.当工作电压从1.0V降低到0.9V，系统功耗会降低20%

B.当工艺从0.18um升级到0.13um，工作电压和频率不变的情况下，芯片面积减小，功耗不变

C.85C的leakage power是25C的10倍

D.降低系统时钟频率一半，延长系统运行时间一倍，会降低系统的power

大题

1.使用Verilog编写三分频电路，输出为50%占空比(10分)

2.除法器的Verilog RTL实现。16bitA，8bitB。C=A/B （15分）