2021 汇顶科技 IC设计面经
一、感谢CXG 同学投稿
一面：
基础问题：
1.如果芯片已经生产出来，发现setup time或者hold time有违例，怎么办？能补救吗？
2.什么是同步时钟和异步时钟？
3.为什么一般的设计都是同步设计？同步电路和异步电路的优缺点？
4.然后开始看简历，逐一问问题，自己展开介绍项目的背景意义和亮点
专业知识提问：
1.低功耗的技术有哪些？
2.脚本写得怎么样？Python咋样？
3.如果有一段突发数据，需要将其转为稳定的数据流，怎么做？
4.你认为自己的优势和亮点在哪些方面？
提问：
1.提前批没有招聘设计人员，是出于什么考虑？不需要吗？
2.汇顶目前的绝大部分营收都来自指纹识别模块，有产品单一的风险，以后的业务发展方向和未来规划？
二面：
HR面试：首先自我介绍，然后问了几个简单问题：
1.介绍家庭情况
2.工作地点的选择
3.介绍一个项目，分工和团队合作
4.对自己的人生规划
5.选择公司考虑的因素
6.对华为、大疆、汇顶的看法
7.然后给我介绍汇顶最近的收购，公司业务发展，财报，研发支出的增长。
我反问了汇顶在国内三个城市（深圳，上海，成都）的布局情况
三面：
1.首先自我介绍
2.然后问项目，遇到的问题，怎么解决
3.介绍个人职业规划，想做设计还是综合/DFT/后端
4.对汇顶的了解，对国内IC公司排名
二、感谢 菜圣 同学投稿
1.面试官尝试理解你做的项目
2.项目时间安排(给定你10天时间，怎么把自己的时间规划好)
3.单bit信号从慢时钟域到快时钟域有什么方法
4.为什么打两拍可以处理亚稳态
5.异步复位，同步释放
6.后端怎么修复hold
7.数字IC关注什么工艺角(这个主要是从我项目引上来的)
8.你有做过类似的数字项目或者课设吗?（主要是我项目很拉闸，和数字不太相关）
三、感谢 好好学习 同学投稿
1.项目介绍完，看有用到SPI，问SPI有几种工作模式（00 01 11 10）。
2.项目中某个模块中是如何实现跨时钟（异步FIFO）
3.介绍一下异步FIFO的原理以及内部如何实现跨时钟域
4.问了项目中FIFO使用的深度
5.问了项目中eMMC控制器是自己写的吗，使用的是什么模式（自己写的，慢速sdr）
6.这个时钟约束是怎么做的（整个实验室都不做，没做过）
7.不做时钟约束你是保证设计的完备性（自动综合，上板测试正确）
8.那你学习过相关知识吗，介绍一下（setup time,hold time，四种路径，input_delay output_delay，重点对输入到寄存器，寄存器到输出做约束）
9.项目里还用到哪些跨时钟域的方法（打拍，握手）
10.问了perl，怎么读取文件，怎么操作，什么是钻石操作符（都忘了，被问惨了）
11.看我第一个项目挺多的，让我再着重介绍一下内容。
四、感谢 小白 同学投稿
1.问了问方向的项目聊了15分钟柔性压力传感器的。
四、感谢 小白 同学投稿
1.问了问方向的项目聊了15分钟柔性压力传感器的。
2.问我垮异步时钟的之间的频率差，
3.有没有考虑用AHB不用AXI
4.AXI总线有没有考虑不用burst
5.你做项目遇到的困难
6.为啥垮研究方向找工作
7.为啥先来成都
五、感谢 磊小宝 同学投稿
技术面：
1.讲项目（SPI时序，IIS 时序，乒乓操作，CPU内部结构，不同指令的数据通路如何控制）
2.单比特信号异步；多比特信号异步；
3.FIFO全家桶（空满判断，为什么要Gray码，使用了Gray码以后对FIFO深度有要求吗，如果FIFO想一次读写都是2个bit怎么办？）
4.module名字和文件名字不一致可以吗；
5.怎么写verilog能综合成D触发器，如果verilog里加了一句if (a) q <= D会综合出什么东西；
HR面：
HR面：
1.家里情况介绍一下，兴趣爱好，想在哪里工作，我提了一句英语好
2.有几个offer
主管面：
主管面：
1.前15分钟用英语和我讲话，让我英文自我介绍，让我用英语概括项目，不准讲项目细节，依次把所有项目讲出来；
2.后15分钟改中文，问我
3.ASIC和数字芯片设计啥区别？这问题挺迷的，我回答ASIC可能会全定制，他就说ASIC只能全定制吗？我说ASIC 也能用verilog做，继续问那不是和数字芯片一样了吗？
4.我有模拟的项目，让我比较一下PLL和环形振荡器？他可能不太懂，其实环形振荡器是PLL的组成部分，还让我比较两个的优劣
5.我有个PCB的项目，他问我PCB和ASIC啥区别，这都啥问题啊
6.问了我SPI 接口支持 1对多吗；是支持的，我答错了；
7.问我硕士阶段都主要做了啥，发了啥论文；
8.手里几个offer，为什么选择汇顶；
9.如果你是面试官，评价一下面试的表现，说一下自己的优点和缺点
六、感谢 阿塔 同学投稿
六、感谢 阿塔 同学投稿
技术面：
1.为什么要解决亚稳态，或者说亚稳态有什么危害，举例子
2.异步FIFO的结构介绍
3.对AXI总线的了解
4.对hold violation的理解
5.DMA模块什么时候会进行一个数据的有效传输，是打包模块产生的一个数据有效使能信号嘛
6.为什么选择CIC，他和FIR比各自有什么特点
HR面：
HR面：
1.自我介绍
2.团队协作例子
3.目前为止比较有挫败感的一件事
4.拿到了哪些offer，是怎么考虑的
主管面：
主管面：
1.介绍一下自己结合一些事情讲一下自己的优点
2.个人职业规划
3.想做系统架构师还是精通于某一方面得
4.你对你投递的一些公司是怎么看的
七、感谢 某 同学投稿
为什么来某地区，最后面试完又问了一遍确定要来某地区
为什么来某地区，最后面试完又问了一遍确定要来某地区
1.自我介绍
2.项目介绍
3.采样定律
4.过采样（为什么有的需要10--十几倍的采样）：过采样是指以远远高于信号带宽两倍或其最高频率对其进行采样的过程。 过采样可以保证采样后的信号不失真；改变噪声的分布，减少噪声在有用信号的带宽内，然后在通过低通滤波器滤除掉噪声，达到较好的信噪比，一般用在sigma-deltaDAC 或者ADC里面。
5.提高采样频率。由于量化噪声是均匀分布的白噪声，当采样频率提高一倍时，噪声能量并没有改变，而噪声分布范围却增加了一倍，因此，相对地，信噪比就提高了“根号2”分之一。
6.有没有测试高速接口稳定性？（发送数据几分钟甚至十几分钟，测试有没有错误）
7.时序约束
8.伪路径除了用在异步处理外，还有哪些地方用
9.多个乘法运算会出现时序问题？怎么解决？
10.多个乘法运算，打拍在哪打，每次乘完打吗？
11.除法是怎么做的？如果是除以奇数呢
12.跨时钟方法
13.异步fifo介绍
14.覆盖率几种
15.FPGA 不同bank之间什么不同？（电平特性及电气物理特性）
16.a是有符号5bit数据，b是有符号数据，将-a赋值给b，怎么做？b={-a[5],a} 最高位取反，其他位保留
17.b=a^3+a^2*2a 怎么做？（他说查找表比乘法器更好）将计算结果提前保持，输入a后根据地址查找表
提问：
1.公司数字规模？某地区公司400人，数字团队两个组，一个组20来人
2.实习培训：去年培训体制开始健全，会有七八十集课程培训、虚拟项目
汇顶科技提前批：岗位：FPGA工程师
汇顶科技提前批：岗位：FPGA工程师
八、感谢 本初 同学投稿
技术面：
项目问的非常非常深，非常非常细，然后引申出很多基础知识，能记起来的：
1.用的FPGA IO bank的最大速率
2.LVDS差分信号之间的电压幅度
3.项目数据吞吐量
4.底层嵌入式乘法器的位宽
5.限制你项目运行速度的因素
6.用FPGA进行完整的DPSK调制步骤和实现方法
7.对数据处理时怎么截断的，对最终结果的影响大概有多大
8.用到了哪些约束，具体约多少，参数，延迟时间啊，负载啊这些
9.数据处理有一块大的组合逻辑调的ip核 用底层嵌入乘法器实现，然后输出为了时序我做成流水线了，问我 如果把组合逻辑做成流水，你打算怎么做
10.io约束是怎么定的
11.协议的控制引脚
12.数据传输的最大速率
13.项目占用的逻辑资源大概有多少
14.组合逻辑运算部分大概用几拍的时间完成，缓冲的FIFO具体多大
15.ASIC设计和FPGA设计在RTL级上的区别
16.门控时钟怎么移植到FPGA上
17.我有一个地方是用预置的闸门和输入信号一起控制 产生一个同步的闸门，就问我这里怎么实现的判断逻辑是什么
18.用到的FIFO问具体的参数，多少bits*多少个数
19.有个地方是把数据调制成DPSK的绝对码，他问我怎么写的FPGA怎么实现的，然后问我如果没有功能芯片 让你全在FPGA内部实现，你怎么写
20.测量原理之类的也问的很细，你用的等精度测量原理 误差分析是怎么分析的，哪些参数会影响精度
面试官说汇顶的FPGA，基本就是通信和原型验证。简历上和这俩不沾边的，我估计根本不给面。标配就是通信+原型验证俩面试官
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