fpga岗面经

刚结束豪威科技的一面，面试的岗位是FPGA开发，zoom线上面试，两位面试官。   先是自我介绍，然后聊了会个人经历就马上进入了项目相关的问题。   有问到各个模块的时钟来源，项目一共使用了多少逻辑资源，PLL的时钟来源，   IP核的设置步骤，使用的通讯接口有哪些信号线，时钟的频率，跨时钟域的数据   处理。   因为我在项目中主要负责数据通信部分，所以问的问题基本都是围绕数据通信的方面，   可能会有二面。   面试EXP+1。

8.18下午2:15一面：一面技术面问的问题不少，最主要还是项目和基础，没有手撕代码，就让描述了以下UART的传输理论。面试官很平易近人，感觉还不错。   1、 首先自我介绍   2、 简述以下简历上的两个项目   3、 开始扣第一个项目，问细节，问项目中夹带的知识点。   4、 问第二个项目，同上   5、 跨时钟阈传输方法   6、 异步FIFO问题   7、 问使用的FPGA是哪家的   8、 FPGA都有哪些资源   9、 SDRAM、DDR3、EEPROM、FLASH的区别   10、 UART传输协议   11、从什么时候开始学习的FPGA，为什么要写FPGA，投入到FPGA中的精...

海康威视   4.27号投的简历   一志愿投的数字集成电路，在简历复筛的时候挂了（可能和我中途在官网上调志愿有关，也有可能是简历不符合要求吧）   现在启动的是二志愿 fpga 显示简历复筛。。。待续      华为   4.27投的上合实习生招聘   fpga岗位   4.28号  收到笔试通知   4.29笔试   笔试40道单选  一题2分   ，5道不定选  一题4分  ，共100分，   60分为及格分   偏数字电路 ，verilog  .可以参考这篇文章https://blog.csdn.net/qq_36248682/article/details/105448038?utm...

澜起FPGA岗笔试+一面（已过）   8.20澜起笔试，简答+编程，基础题，难度适中，题量适中，没有选择填空   8.26澜起一面，45分钟   1、自我介绍   2、挑选一个项目做简单介绍   3、针对项目提出问题（提出的问题很细，建议好好雕琢自己的项目）（问了很多，占据面试的大部分时间）   4、问了一些UART传输、异步FIFO等问题，八股。（占比很少）   5、我说我会Python，针对Python开始提问，问了一些深度学习的内容。   7、反问      一面已过，9.13中午二面，等我二面过了再来补发二面面经，没过的话到此结束。

有诺瓦星云fpga岗位面完二面，在等消息的兄弟姐妹吗，抱团取个暖有诺瓦星云fpga岗位面完二面，在等消息的兄弟姐妹吗，抱团取个暖

08.25更新   线下改线上面试，技术的面试官直接加我微信视频面试。   没有自我介绍，直接开始问项目相关的问题，这次也涉及到了时序分析的问题。   项目大概问了半个小时，然后手撕代码，这是第二家需要手撕代码的公司。   两道题。   第一道是快时钟到慢时钟的单比特数据传输。   第二道是在一个数据中检测给定的bit值然后将检测到的bit值放在该数据中的指定位置。   第一道题写出来了，   第二道题讲了下思路。   之后是反问，了解了公司FPGA团队相关的东西，感觉在FPGA这条路上还有挺长的路。      08.26更新   接到HR电话，说已经通过了技术面试。   跟我聊了一下职业规划...

面试是分5轮，具体内容看下呀   第一轮是笔试，其实就是给你一道题，现场写程序。我那时候分到的题是：输入一串字符串，反序输出。很简单。  第二轮是一般是5级部门的PM面试，会根据你的简历问一些问题，由浅入深，如果你的经历跟部门吻合的话，会问得很多。我那时候面试的是跟路由、PON相关的芯片验证部门，所以就问了通信相关的东西，比如ATM原理，ARP原理等。这轮面试后，面试官会问你期望工资，然后填在面试表上。 第三轮就是将你笔试的程序在电脑上实现，要通过他们的测试用例。 第四轮是性格测试，一般不太偏激的话，还是能过，不过我也遇到几个性格测试挂了的。以前华为性格测试挂了的话，一年内不能再申请华为的职位...

想问一下元戎启行今年的秋招是不是第一次招FPGA岗   牛客上的面经全是软开、SLAM、嵌入式的

北京海淀区上市公司招聘fpga工程师一名，应届生需一年经验以上，会图像处理的，有宝宝的来

09.15更新   视频面试，时长45分钟。   闲聊了十分钟。   项目上的问题东问西问，估计是项目太简单，面试官没啥好问的，   开始问一些基础的知识，比如建立时间、保持时间；复位设计；   跨时钟域问题的处理等等。   后面问了项目中用到的网络协议问题，由于这部分没有仔细研究，   回答的不是很好。   到了这时候觉得转FPGA难度好大，没有什么过硬的项目经验真的很吃亏。

Hw机考跟牛客网的练习内容差别也太大了吧😂

因为看到其他答案写的都比较复杂。所以这次将我完成比较简单的题解写一下。完成这道题只需要注意两点。（1）由300m快时钟到100m慢时钟同步，就只需要将sig_a单脉冲展宽为100m时钟的单脉冲就行。也就是将sig_a单脉冲扩充3倍，就是100m时钟里的单脉冲。（2）扩充后的信号经过打两拍输出。就是最终需要的输出信号。 `timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); reg [1:0] sig_a_cnt; reg s...