最近需要从原型验证切到EDA去做做，于是先温习一下Verilog。  在开始之前，先来一个Verilog设计。 1.1 第一个verilog设计 4 位宽 10 进制计数器： module counter10( //端口定义 input rstn, //复位端，低有效 input clk, //输入时钟 output [3:0] cnt, //计数输出 output cout); //溢出位 reg [3:0] cnt_temp ; //计数器寄存器 always@(posedge clk or negedge rstn) begin if(! rstn)begin //复位时，计时归0 cn...