`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); reg q,q_reg1,q_reg2,q_reg3; //高电平检测 always @(posedge clka or negedge rst_n) if(!rst_n) q <= 0; else if(sig_a) q <= ~q; else q <= q; //两级寄存器触发 always@ (posedge clkb or negedge rs...

`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); wire sig_b; //脉冲电平检测，双极性触发，边沿检测 reg q ,q_reg1 ,q_reg2,q_reg3; always @(posedge clka or negedge rst_n) if(!rst_n) q<= 0; else if(sig_a) q<= !q; always @(posedge clkb or negedge rst_...

`timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); wire clk_out; //奇数分频，上升沿,下降沿(n-1)/2 ，n-1 localparam log_N = $clog2(dividor);//向上取整 reg[log_N-1 : 0] cnt;//计数0-div-1 reg clk_p,clk_n; always @(posedge clk_in or negedge rst_n) if(!rst_n) cnt&...

`timescale 1ns/1ns //换成移位和加即可 module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); //12 1100,5 0101 reg [8:0] c; reg [7:0] temp_a2, temp_a3, temp_b1, temp_b2; always @(posedge clk or negedge rst_n) if(!rst_n) begin temp_a2 <= 'd0; temp_a3 <= 'd0; temp_b1 ...

//注意读 写不要一起，存在一起有效的情况 `timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] d_RAM [0:255]; integer i; // always @(posedge clk or negedge rst_n) // if(!rst_n)...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0]memober[0:127]; integer i; always@ (posedge clk or negedge rst) if(!rst)begin for(i=0;i<128;i=i+1) memober[i]<=0; end e...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); //为了zero和number同步，引入一个num_reg寄存 reg [3:0] num_reg; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin num_reg <= 4'b0; end else if(mode)begin if(num_reg == 4'd9) num_reg ...

图有问题，那个应该是要晚一个时钟 `timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter[3:0] IDLE = 3'd0, S0 = 3'd1, S1 = 3'd2, S2 = 3'd3, S3 = 3'd4; reg [3:0] state ,next_state; //state always @(posedge clk or nege...

得注意一下这个缓存数据，不然很容易出错 `timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); //8*3=12*2 reg[7:0] seq; reg [1:0] cnt;//0-2 always@(posedge clk or negedge rst_n) if(!rst_n) cnt<=0; else if(valid_in)be...

/** * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可 * * * @param numbers int整型一维数组 * @param numbersLen int numbers数组长度 * @return int整型 */ int find(int* numbers, int numbersLen ) { // write code here int a[200]={0}; int i; #统计每个数各自出现的次数 for( i=0;i<numbersLen;i++){ a[numbers[i]]++; } int seq=0; int x; #从小到大...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] r_data; always @ (posedge clk or negedge rst_n) if(!rst_n) r_data <=0; else if(data_valid) r_data <={r_data[2:0],data}; else r_data <=r_data; always @ (posedge clk ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] data; always @(posedge clk or negedge rst_n) if(!rst_n) data<=0; else data <= {data[7:0],a}; always @(posedge clk or negedge rst_n) if(!rst_n) match<=0; else if ((data[8:6]==3'b011)&amp...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); assign {CO,S}=A_in +B_in+C_1; endmodule