`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg clk_out2_r, clk_out4_r, clk_out8_r; always@(posedge clk_in or negedge rst) begin if(~rst) clk_out2_r <= 0; else clk_out...

// `timescale 1ns/1ns // module sequence_detect( // input clk, // input rst_n, // input a, // output reg match // ); // reg [7:0] a_tem; // always @(posedge clk or negedge rst_n) // if (!rst_n) // begin // match <= 1'b0; a_tem <= 8'b0; // end // else if (a_tem == 8'b01110001) // begin // match...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] a_tem; always @(posedge clk or negedge rst_n) if (!rst_n) begin match <= 1'b0; a_tem <= 8'b0; end else if (a_tem == 8'b01110001) begin match <= 1'b1;a_tem <= {a_tem[6:0],a}; end else...