题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL40 |
占空比50%的奇数分频
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2023-08-10
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-08-10
|
答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2023-07-24
|
答案正确
| < 1ms | 0K | Verilog | |
VL46 |
同步FIFO
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2023-07-24
|
答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2023-07-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL46 |
同步FIFO
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2023-07-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL41 |
任意小数分频
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2023-07-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL41 |
任意小数分频
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2023-07-22
|
答案正确
| < 1ms | 0K | Verilog | |
VL41 |
任意小数分频
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2023-07-22
|
答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-07-22
|
答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
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2023-07-22
|
答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
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2023-07-22
|
答案正确
| < 1ms | 0K | Verilog | |
234348 |
使用子模块实现三输入数的大小比较
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2023-07-21
|
答案正确
| < 1ms | 0K | Verilog | |
234351 |
边沿检测
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2023-07-20
|
答案正确
| < 1ms | 0K | Verilog | |
234351 |
边沿检测
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2023-07-19
|
答案正确
| < 1ms | 0K | Verilog | |
234351 |
边沿检测
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2023-07-19
|
答案正确
| < 1ms | 0K | Verilog | |
234350 |
ROM的简单实现
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2023-07-19
|
答案正确
| < 1ms | 0K | Verilog | |
234350 |
ROM的简单实现
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2023-07-19
|
答案正确
| < 1ms | 0K | Verilog | |
234350 |
ROM的简单实现
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2023-07-19
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2023-07-19
|
答案正确
| < 1ms | 0K | Verilog |
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