`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); /* //这是一个不完全正确的mealy状态机，输出取决于当前输入和状态。单状态图值得学习 localparam s0=0,s05=1,s1=2,s15=3,s2=4,s25=5,s3=6; reg [2:0] state,next_state; always@(posedge cl...
