`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); wire[3:0] y0,y1,y2; genvar i; for (i=0;i<4;i=i+1) begin comparator_1 u(.a(A[i]),.b(B[i]),.y0(y0[i]),.y1(y1[i]),.y2(y2[i])); end assign Y2=y2[3]||y1[3...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c=reverse(a); assign d=reverse(b); function [3:0] reverse; input[3:0] data; begin reverse[0]=data[3]; reverse[1]=data[2]; reverse[2]=data[1]; reverse[3]=data[0]; end endfunction endmodule

`timescale 1ns/1ns module sub_mod( input clk, input rst_n, input [7:0] in1, input [7:0] in2, output reg[7:0] c ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c<=0; end else begin if(in2>in1) begin c<=in1; end else begin c<=in2; end end end endmodule module main_mod( inp...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i=0;i<8;i=i+1) begin: gen assign data_out[i]=data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c<=0; end else begin if(a>b) begin c<=a-b; end else begin c<=b-a; end end end endmodule

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [15:0]temp; reg [4:0] t_out; reg flag=1'b0,v_out; always@(posedge clk or rst) begin if(!rst) begin v_out<=1'b0; t_out<=1'b0; end els...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c<=0; end else begin case(select) 2'b00:begin c<=a; end 2'b01:begin c<=b; end 2...