/* 好像没什么要讲得点，但是不知道为什么我没加 negedge rst的时候验证没通过 */ `timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] data_reg; always@(posedge clk or negedge rst) if(!rst)begin out<=0; vali...