爱交友的勇士在度假 level
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上海交通大学
2025
数字IC前端设计
IP属地:上海
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题解
VL33
非整数倍数据位宽转换8to12
2024-04-07
答案正确
< 1ms
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Verilog
VL32
非整数倍数据位宽转换24to128
2024-04-05
答案正确
< 1ms
0K
Verilog
VL32
非整数倍数据位宽转换24to128
2024-04-05
答案正确
< 1ms
0K
Verilog
VL32
非整数倍数据位宽转换24to128
2024-04-05
答案正确
< 1ms
0K
Verilog
VL31
数据累加输出
2024-04-05
答案正确
< 1ms
0K
Verilog
VL30
数据串转并电路
2024-04-05
答案正确
< 1ms
0K
Verilog
VL29
信号发生器
2024-04-05
答案正确
< 1ms
0K
Verilog
VL28
输入序列不连续的序列检测
2024-04-05
答案正确
< 1ms
0K
Verilog
VL28
输入序列不连续的序列检测
2024-04-05
答案正确
< 1ms
0K
Verilog
VL27
不重叠序列检测
2024-04-05
答案正确
< 1ms
0K
Verilog
VL26
含有无关项的序列检测
2024-04-05
答案正确
< 1ms
0K
Verilog
VL26
含有无关项的序列检测
2024-04-05
答案正确
< 1ms
0K
Verilog
VL25
输入序列连续的序列检测
2024-04-04
答案正确
< 1ms
0K
Verilog
234351
边沿检测
2024-04-04
答案正确
< 1ms
0K
Verilog
234351
边沿检测
2024-04-04
答案正确
< 1ms
0K
Verilog
234350
ROM的简单实现
2024-04-04
答案正确
< 1ms
0K
Verilog
234316
根据状态转移图实现时序电路
2023-11-02
答案正确
< 1ms
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Verilog
234315
根据状态转移表实现时序电路
2023-11-02
答案正确
< 1ms
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Verilog
234311
实现3-8译码器①
2023-10-31
答案正确
< 1ms
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Verilog
234311
实现3-8译码器①
2023-10-21
答案正确
< 1ms
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Verilog

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