用一个状态机 需要注意rst时state也要复位 `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0]state; reg [7:0]d_temp; always@(posedge clk,negedge rst) begin if(!rst) begin o...