`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c  );  always@(posedge clk or negedge rst_n) begin if(!rst_n)begin c<=0; end else begin if(a>b)begin c<=a-b; end else if(a<=b)begin c<=b-a; end end end  endmodule

****`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) begin if(!rst_n)begin c<=0; end else begin case(select) 0:begin c<=a; end 1:begin c<=b; end 2:begin...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //**code// reg [15:0] d_temp; reg out,validout; always@(posedge clk or negedge rst) begin if(!rst) begin out<=4'b0; validout<=0; end else begin case(sel) 0:begin d_temp&...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //**code// reg [1:0] num=0; reg [7:0] temp; always@(posedge clk or negedge rst) begin if(!rst) begin temp<=0; num<=0; input_grant<=0; out<=0; end else begin num<=n...