`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cntn,cntp; reg clkp,clkn; assign clk_out5=clkn | clkp; always@(posedge clk_in or negedge rst)begin if(!rst)begin cntn<...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); assign ready_a= !valid_b |ready_b;//根据题目要求+波形ready_b拉高reay_a立刻拉高，无...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] myram [7:0]; always@(posedge clk or negedge rst_n)begin ...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] myrom [7:0]; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin myrom[0]<=0; myrom[1]<=2; myrom[2]<=4; myrom[3]<=6; myrom[4]<=8; myrom[5]<=10; myrom[6]...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out=sel[0]? (sel[1]? d0:d2):(sel[1]?d1:d3); //*************code***********// endmodule 三目运算符去排查就好了

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [5:0] d_r; reg [2:0] cnt; always@(posedge clk or negedge rst_n)begin//上游移位寄存器存数据 if(!rst_n)...

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [4:0] cnt; reg flag; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin flag<=0; cnt<=0; end else if ( wave_choise == 0)begin if(cnt>=19) ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0]a_r; always@(posedge clk or negedge rst_n)begin if(!rst_n) a_r<=4'b0; else if(!data_valid) a_r<=a_r; else a_r<={a_r[2:0],data}; end always@(...