`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); reg [1:0] cnt; reg [3:0] data; reg flag; always@(posedge clk or negedge rst)begin if(!rst)begin cnt <= 'd0; end else begin cnt <= cnt + 1'b1; end end always@(pose...

`timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output wire clk_out ); //在时钟切换的时候两者必须都在低电平 ，不然会产生毛刺 reg q0, q1 ; always@(negedge clk0 or negedge rst)begin if(!rst) q0 <= 1'b0 ; else q0 <= ~sel & ~q1; //~q1确保当前时钟完全关闭后，再开启新时钟 end alway...

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); parameter S1 = 3'b000; parameter S2 = 3'b001; parameter S3 = 3'b010; parameter S4 = 3'b100; reg [2:0] state; reg [2:0] nextstate; always@(posedge clk or negedge rst)begin if(!rst)begin state <= S1; end else...

`timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); parameter WIDTH = $clog2(dividor-1); reg[WIDTH:0] cnt; reg clk_f; reg clk_r; always@(posedge clk_in or negedge rst_n)begin if(!rst_n) begin cnt <= 'd0; end else if(cnt == dividor-1)begin ...

`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); reg [2:0] ack_reg; reg [2:0] count; //跨时钟域，此处打2拍避免亚稳态 always@(posedge clk_a or negedge rst_n) begin if(!rst_n) ack_reg <= 3'b0; else ack_reg <= {ack_reg[1:0],data_ack};...