数据打两拍后（d0_r, d1_r）才能使用（d1_r），要制造脉冲信号不能使用d0_r，因为大概率还会有亚稳态，得再延一个周期得到d2_r,用d1_r和d2_r制造脉冲 `timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); reg data_ack_d0_r; reg data_ack_d1_r; reg data_ack_d2_r; always @(posedge clk_a or neged...

用generate简化代码 `timescale 1ns/1ns module mul( input [3:0] a, input [3:0] b, output [7:0] c ); wire [7:0] tmp [3:0]; genvar i; generate for (i=0; i<4; i=i+1) begin assign tmp[i] = a[i] ? b << i : 'd0; end endgenerate assign c = tmp[0] + tmp[1] + tmp[2] + tmp[3]; endmodule module calculation( ...

能通过仿真 `timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); reg [$clog2(dividor):0] cnt_r; reg clk_pos; reg clk_neg; always @(negedge clk_in or negedge rst_n) begin if (!rst_n) begin cnt_r <= 'd0; end else begin cnt_r <= cnt_r == dividor ...

用generate 简化代码 module add_4( input [3:0] A , input [3:0] B , input Ci , output wire [3:0] S , output wire Co ); wire [3:0] tmpC; genvar i; generate for (i=0; i<4; i=i+1) begin add_full add_full(A[i], B[i], i==0? Ci:tmpC[i-1], S[i], tmpC[i]); end endgenerate assign Co = tmpC[3]; endmodule

直接通过读写指针来判断空满：两者相等，空；写比读大了一圈：满； `timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入...

简化版答案如下，仿真正确。 `timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output reg clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg [6:0] cnt_r; reg [3:0] cnt_sub_r; //*...

简化版代码如下，仿真正确。 `timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// localparam IDLE = 3'd0, // 0 S0 = 3'd1, // 0.5 S1 = 3'd2, // 1 S2 = 3'd3, // 1.5 S...

通用型非整数倍数据位宽转换如下： `timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); parameter DATA_WIDTH_I = 24, DATA_WIDTH_O = 128, NUM_MAX_BUF = DATA_WIDTH_O / DATA_WIDTH_I; reg [NUM_MAX_BUF*DATA_WIDTH_I ...