`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [5:0] data_reg; reg [3:0] cnt; reg flag; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt<=4'd0; end else begin cnt<=(cnt==4'd5)?4'd0:(cnt+4'd1); end end a...