使用vcs verdi环境,包含testbench和rtl.处理跨时钟域信号打两拍同步,第三拍用于取上升沿产生控制信号,当时钟频率相差过大,ack信号可能采不到,所以不能只产生一个clk的pulse,这里我做了一个可扩展长度的ack,req只有当检测到ack才会拉低所以不需要做这种处理.`timescale 1ns/10psmodule testbench(); reg clk_a,clk_b,rst_n; wire data_req,data_ack; wire [3:0] data; initial begin clk_a = 1; clk_b =...