// // 根据 RTL 图编写 Verilog程序 `timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_q0; // d触发器 wire q1; // 与逻辑 always@(posedge clk or negedge rst_n) begin if(!rst_n) data_q0 <= 1'b0; else data_q0 <= data_in; end assign q1 = ~data_q0 & data_in; ...

// // 最小公倍数，最大公约数 module lcm#( parameter DATA_W = 8) ( input [DATA_W-1:0] A, // 输入2个无符号数 input [DATA_W-1:0] B, input vld_in, // 有效输入 input rst_n, input clk, output wire [DATA_W*2-1:0] lcm_out, // 最小公倍数 output wire [DATA_W-1:0] mcd_out, // 最大公约数 output reg vld_out ); reg [DATA_W-1:0] mcd, a_buf, b_bu...

`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); reg rst_n0, rst_n1; // 异步复位，同步释放 //*************code***********// always@(posedge clk or negedge rst_n) begin // 打两拍，来消除 亚稳态 if(!rst_n) begin rst_n0 <= 0; rst_n1 <= 0; end else begin rst_n0 <= rst_n; rst_n1...

// // 串行进位加法器，4位 进位加法器 `timescale 1ns/1ns module add_4( input [3:0] A , input [3:0] B , input Ci , output wire [3:0] S , output wire Co ); /* wire [4:0] cout; assign cout[0] = Ci; genvar i; generate for(i = 0; i < 4; i = i+1) begin: add_full_4 add_full u1_add_full( .A (A[i] ), .B (B[i] ), .Ci (co...

// // 串行进位加法器，4位 进位加法器 `timescale 1ns/1ns module add_4( input [3:0] A , input [3:0] B , input Ci , output wire [3:0] S , output wire Co ); wire [4:0] cout; assign cout[0] = Ci; genvar i; generate for(i = 0; i < 4; i = i+1) begin: add_full_4 add_full u1_add_full( .A (A[i] ), .B (B[i] ), .Ci (cout[...

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input A , input B , input Ci , output wire S , output wire Co ); // half_add w...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); // MOORE状态机，输出不只和当前输入有关，还和原态有关。// 记忆 // 实现从左只有序列：1101，不重叠 // 当检测到：1101，Y 输出一个时钟的高脉冲 // 状态机实现 reg [3:0] state, n_state; parameter s0 = 4'b1111, // 初态 s1 = 4'b0001, s2 = 4'b0010, s3 = 4'b0100, s4 = 4'b1000; alwa...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr ,input [WIDTH-1:0] wdata ,input rclk ,input renc ,input [$clog2(DEPTH)-1:0] raddr ...

// // 状态机与时钟分频 `timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); // reg clk_2, clk_4; reg [3:0] state, n_state; // 独热编码 parameter s0 = 4'b0001, s1 = 4'b0010, s2 = 4'b0100, s4 = 4'b1000; //*************code***********// // 输出 always@(posedge clk or negedge rst...

第一部分：组合逻辑电路 题目  1，Verilog源代码描述 //优先编码器电路1 //电路的优先顺序是，从9到1，高级到低级 //9个输入端：I端，4个输出端：Y端，低电平有效。 //输入端从9到1有效输入，输出端从9到1进行输出 module encoder_0( input [8:0] I_n; output reg [3:0] Y_n ); always@(*) begin casez(I_n) //case语句的其他两种形式，即casex和casez，这用来处理比较过程中的不必考虑的情况 //casez语句用来处理不考虑高阻值z的比较过程，即状态z在case语句中不会被视为正常的z状...

异步复位，指的是复位信号到来，所有寄存器输出清零。   T出发器的功能，是当T=1时，寄存器输出=计数状态；当T=0时，寄存器输出=保持状态。   特征方程：Qn+1 * = T Qn ' +T ' Qn=T⊕Qn；   根据特征方程可知，T触发器可用D触发器实现其功能；   两个电路为串联，是指前一级的输出是后一级的输入。   寄存器输出的功能实现，采用时钟同步实现，所以时钟clk统一接到寄存器的时钟脉冲端。       方法1：   T触发器可用一个异或门和一个D触发器来实现其功能。   reg data_1;    always @(posedge clk or ne...