`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [2:0] mux_cnt; reg [7:0] d_temp; always@(posedge clk or negedge rst) begin if(!rst) begin mux_cnt <= 3'd0; end else if(mux_cnt == 3'd3) be...